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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.1.3. RAM: 4-PORT Intel® FPGA IP参数
此表列出了RAM: 4-PORT Intel® FPGA IP core的参数。
参数 | 合法值 | 说明 |
---|---|---|
Parameter Settings: Widths/ Blk Type | ||
How many words of memory? | — | 指定比特字的数量。 |
How wide should the ‘q_a’ and ‘q_b’ output bus be? | — | 指定输入和输出端口的宽度。 |
RAM block type | Auto, M20K | 指定存储器模块类型。可选择的存储器模块类型取决于您的目标器件。 |
Set the maximum block depth to |
|
指定最大模块深度(以字为单位)。 |
Parameter Settings: Clks/Rd, Byte En | ||
What clocking method would you like to use? | Single clock | 指定要使用的时钟方法。 Single clock—single clock和clock enable控制存储器模块的所有寄存器。 |
Create ‘rden_a’ and ‘rden_b’ read enable signals |
— | 指定是否对端口A和B创建一个读使能信号。 |
What is the width of a byte for byte enables? | M20K: 5, 8, 9, 10 | 指定字节使能端口的字节宽度。数据输入端口的宽度必须能够被字节大小整除。 |
Parameter Settings: Regs/Clkens/Aclrs | ||
Which ports should be registered?
Input registers:
Output registers:
|
On/Off | 指定是否寄存读或写输入和输出端口。 |
Use clock enable for input and output registers. | On/Off | 指定是否开启对输入和输出寄存器创建一个时钟使能信号的选项。 |
Create an ‘aclr’ asynchronous clear for the output ports.
Output Aclrs:
|
On/Off | 指定是否对输出端口创建一个异步清零端口。
Output Aclrs:
|
Create an ‘sclr’ synchronous clear for the output ports.
Output Sclrs:
|
On/Off | 指定是否对输出端口创建一个同步清零端口。
Output Sclrs:
|
Parameter Settings: Output 1 | ||
How should the ‘q_a’ and ‘q_b’ outputs behave when reading a memory location that is being written from the other port? The output of port A will be ‘NEW’ while the output of port B will be ‘OLD’ |
On/Off |
指定read-during-write出现时的输出行为。 |
Parameter Settings: Output 2 | ||
What should the ‘q_a’ output be when reading from a memory location being written to? | Don't Care | 指定read-during-write出现时的输出行为。 |
What should the ‘q_b’ output be when reading from a memory location being written to? | ||
Parameter Settings: Mem Init | ||
Do you want to specify the initial content of the memory? |
|
指定存储器的初始化内容。 如要将存储器初始化为零,则选择No, leave it blank。 如要使用存储器初始化文件(.mif)或者十六进制( Intel® -format)文件(.hex),则选择Yes, use this file for the memory content data。 |
Initialize memory content data to XX..X on power-up simulation | On/Off | — |
The initial content file should conform to which port's dimensions? | PORT_A, PORT_B | 如果您选择对存储器内容数据使用初始化内容文件,那么选择此文件应该符合的端口。 |
Implement clock-enable circuitry for use in a partial reconfiguration region | On/Off | 指定是否实现用于部分重配置区域中的时钟使能电路。 |
Parameter Settings: Performance Optimization | ||
Enable Force-to-Zero | On/Off | 指定在置低读使能信号时是否将输出设成零。 当所选的存储器深度大于一个存储器模块时,使能此功能将有助于提高胶合逻辑性能。 |