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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.3.5. FIFO输出状态标记和延迟
大多数FIFO设计中最主要的问题是读写状态信号的输出延迟。
输出模式 | 优化选项 26 | 输出延迟(以时钟周期数为单位) |
---|---|---|
Normal 27 | Speed | wrreq / rdreq至full: 1 |
wrreq至empty: 2 | ||
rdreq至empty: 1 | ||
wrreq / rdreq至usedw[]: 1 | ||
rdreq至q[]: 1 | ||
Area | wrreq / rdreq至full: 1 | |
wrreq / rdreq至empty : 1 | ||
wrreq / rdreq至usedw[] : 1 | ||
rdreq至q[]: 1 | ||
Show-ahead 27 | Speed | wrreq / rdreq至full: 1 |
wrreq至empty: 3 | ||
rdreq至empty: 1 | ||
wrreq / rdreq至usedw[]: 1 | ||
wrreq至q[]: 3 | ||
rdreq至q[]: 1 | ||
Area | wrreq / rdreq至full: 1 | |
wrreq至empty: 2 | ||
rdreq至empty: 1 | ||
wrreq / rdreq至usedw[]: 1 | ||
wrreq至q[]: 2 | ||
rdreq至q[]: 1 |
输出模式 | 优化选项 28 | 输出延迟(以时钟周期数为单位) |
---|---|---|
Normal 29 | Speed | wrreq / rdreq至full: 1 |
wrreq至empty: 1 | ||
rdreq至empty: 1 | ||
wrreq / rdreq至usedw[]: 1 | ||
rdreq至q[]: 1 | ||
Area | wrreq / rdreq至full: 1 | |
wrreq / rdreq至empty : 1 | ||
wrreq / rdreq至usedw[] : 1 | ||
rdreq至q[]: 1 | ||
Show-ahead 29 | Speed | wrreq / rdreq至full: 1 |
wrreq至empty: 1 | ||
rdreq至empty: 1 | ||
wrreq / rdreq至usedw[]: 1 | ||
wrreq至q[]: 1 | ||
rdreq至q[]: 1 | ||
Area | wrreq / rdreq至full: 1 | |
wrreq至empty: 1 | ||
rdreq至empty: 1 | ||
wrreq / rdreq至usedw[]: 1 | ||
wrreq至q[]: 1 | ||
rdreq至q[]: 1 |
输出延迟(以时钟周期数为单位) |
---|
wrreq至wrfull: 1 wrclk |
wrreq至rdfull: 2 wrclk cycles + 后面的n个rdclk 30 |
wrreq至wrempty: 1 wrclk |
wrreq至rdempty: 2 wrclk 31 + 后面的n个rdclk 31 |
wrreq至wrusedw[]: 2 wrclk |
wrreq至rdusedw[]: 2 wrclk + 后面的n + 1个rdclk 31 |
wrreq至q[]: 1 wrclk +后面的1个rdclk 31 |
rdreq至rdempty: 1 rdclk |
rdreq至wrempty: 1 rdclk + 后面的n个wrclk 31 |
rdreq至rfull: 1 rdclk |
rdreq至wrfull: 1 rdclk + 后面的n个wrclk 31 |
rdreq至rdusedw[]: 2 rdclk |
rdreq至wrusedw[]: 1 rdclk + 后面的n + 1个wrclk 31 |
rdreq至q[]: 1 rdclk |
26 速度优化等效于ADD_RAM_OUTPUT_REGISTER参数设置成ON。此参数设置成OFF等效于区域优化。
27 正常输出模式相当于将LPM_SHOWAHEAD参数设置为OFF。对于Show-ahead模式,该参数设置为ON。
28 速度优化等效于ADD_RAM_OUTPUT_REGISTER参数设置成ON。此参数设置成OFF等效于区域优化。
29 正常输出模式相当于将LPM_SHOWAHEAD参数设置为OFF。对于Show-ahead模式,该参数设置为ON。
30 rdclk和wrclk的周期数n等同于同步阶(synchronization stages)的数量,并与WRSYNC_DELAYPIPE 和RDSYNC_DELAYPIPE参数相关。有关实际同步阶(n)如何与不同目标器件设置的参数相关联,请参阅FIFO亚稳性保护及相关选项 。
31 仅应用于Show-ahead输出模式。Show-ahead输出模式等效于LPM_SHOWAHEAD参数设置为ON。