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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.4.5.1. FIFO2参数设置
参数 | 说明 |
---|---|
DATAWIDTH | FIFO写和读数据宽度。 用户宽度粒度如下,取决于RAM模块的类型:
支持高达4096 bit宽度,这对于不同的应用来说应该足够了。 所有未使用的比特(例如,没有承载任何信息的比特)应该被撤销。举例说明,如果用户数据宽度是20比特,并且使用了M20K RAM模块,那么应该会有12个未使用的比特被撤销。 n的默认值为1。 |
SCFIFO_MODE | SCFIFO模式。 指定FIFO是否应该在SCFIFO模式下运行,其中Write与Read时钟域之间的时钟交叉逻辑结构将被移除。
|
RAM_BLK_TYPE | RAM模块类型。 指定要用作主FIFO存储的嵌入式RAM模块。
|
USE_ACLR_PORT | 使用异步清零端口。 指定IP的异步复位端口(例如,w_aclr和r_aclr)是否应该有效。
|
WRPTR_GRY_SYNC_CHAIN_LEN | 写格雷码指针同步链长度。 指定用于将Write Gray-Code Pointer同步到r_clk域的触发器阶段数(the number of flop stages)。
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RDPTR_GRY_SYNC_CHAIN_LEN | 读格雷码指针同步链长度。 指定用于将Read Gray-Code Pointer同步到w_clk域的触发器阶段数(the number of flop stages)。
|
RAM_WRPTR_DUPLICATE | RAM写地址复制。 指定是否应该在每个RAM模块上复制RAM写入地址和相关的逻辑(在适当情况下)。
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RAM_RDPTR_DUPLICATE | RAM读地址复制。 指定是否应该在每个RAM模块上复制RAM读地址和相关的逻辑(在适当情况下)。
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