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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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5.1.1. 生成设计实例
- 从Design Store下载设计实例。
- 使用 Intel® Quartus® Prime Pro Edition软件,通过选择Open Project来恢复文件,然后选择.par文件。点击OK以加载工程
- 工程一旦成功加载,去到Project Navigator窗格中的IP component选项卡。双击FIFO Intel® FPGA IP core (fifo1)打开IP Parameter Editor以检验IP配置并重新生成FIFO IP文件。
- 在IP Parameter Editor窗口中,确保正确设置以下参数:
参数 值 How wide should the FIFO be? 20 bits How deep should the FIFO be? 32 words Read and Write Clock Single clock Signals full, empty, usedw[] Use Asynchronous Clear Yes Use Synchronous Clear Yes Memory Block Type MLAB FIFO mode Normal - 要生成此IP core的HDL文件,点击Generate HDL。出现Generation对话框。
- 指定输出文件生成选项,然后点击Generate。根据您的指定生成综合和仿真文件。
- 对FIFO2 Intel® FPGA IP core (fifo2)重复步骤3到6,检验IP配置并重新生成FIFO2 IP文件。
- 一旦生成FIFO和FIFO2 Intel® FPGA IP的HDL文件,点击Tools > Generate Simulator Setup Script for IP生成一个组合仿真器设置脚本,自动获取FIFO和FIFO2 IP仿真所需要的所有库文件。使用默认目录并点击OK生成文件。