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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.3.6. FIFO亚稳性保护及相关选项
FIFO Intel® FPGA IP参数编辑器提供总延迟,时钟同步,亚稳性保护,区域和fMAX选项作为DCFIFO的组设置。
组设置 | 备注 |
---|---|
最低延迟,但需要同步时钟 | 此选项使用一个无亚稳性保护的同步阶段。此选项使用最小尺寸,并提供良好的fMAX。 如果读写时钟是相关时钟,则选择此选项。 |
未同步时钟的最小设置 | 此选项使用两个具有良好亚稳定性保护的同步阶段。此选项使用中等尺寸,并提供良好的fMAX。 |
最佳亚稳性保护,最佳fmax和未同步时钟 | 此选项使用三个或更多具有最佳亚稳定性保护的同步阶段。此选项使用最大尺寸,但提供最佳fMAX。 |
FIFO Intel® FPGA IP参数编辑器中提供延迟和相关选项的组设置。此设置主要决定同步阶段的数量,具体取决于您选择的组设置。还可以通过WRSYNC_DELAYPIPE和RDSYNC_DELAYPIPE参数设置所需的同步阶段数,但是必须了解实际的同步阶段数与不同目标器件中设置的参数值之间的关系。
number of synchronization stages设置与WRSYNC_DELAYPIPE和RDSYNC_DELAYPIPE流水线参数的值相关。某些情况下,这些流水线参数从内部以2为比例缩小,以反映实际的同步阶段。
下面的等式显示了实际同步阶段与流水线参数之间的关系:
实际同步阶段 =流水线参数值 - 2
注: 分配给WRSYNC_DELAYPIPE和RDSYNC_DELAYPIPE参数的值从内部以2递减,以代表实现的实际同步阶段。因此,这些参数的默认值3对应于单个同步管道级(single synchronization pipe stage);值4会产生2个同步阶段,依此类推。选择4(2个同步阶段)以获得亚稳保护。
Timing Analyzer具有评估设计中异步传输的稳健性,并生成详细描述所有检测到的同步寄存器链的平均故障间隔时间(MTBF)报告的功能。此报告包括DCFIFO中异步时钟域之间应用的同步流水线上的MTBF分析。然后,您可以决定要使用的同步阶段数,以满足需要的MTBF规格范围。