Intel® Stratix® 10嵌入式存储器用户指南

ID 683423
日期 11/19/2019
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4.1.6. RAM和ROM接口信号

表 25.   Intel® Stratix® 10 RAM和ROM Intel® FPGA IP Core的接口信号
信号 方向 是否需要 说明
data_a Input Optional 存储器的端口A的数据输入。

data_a端口需要用于所有RAM操作模式:

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address_a Input Yes 存储器的端口A的地址输入。

address_a信号需要用于所有操作模式。

address2_a Input Yes

(for simple quad-port)

存储器的端口A的读地址输入。

如果operation_mode参数被设置成QUAD_PORT,那么address2_a信号是需要的。

wren_a Input Optional address_a端口的写使能输入。

wren_a信号需要用于所有RAM操作模式:

  • SINGLE_PORT
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
rden_a Input Optional address_a端口的读使能输入。对rden_a信号的支持取决于您选择的存储器模式和存储器模块。
byteena_a Input Optional 屏蔽data_a端口的字节使能输入,从而只写入数据的特定字节,半字节或比特。

byteena_a在如下条件下是不被支持的:

  • 如果implement_in_les参数设置成ON
  • 如果operation_mode参数设置成ROM
addressstall_a Input Optional 如果addressstall_a端口为高电平,地址时钟使能输入保持address_a端口的之前地址。
q_a Output Yes 存储器的端口A的数据输出。

如果operation_mode参数被设置成以下任意值,那么就需要q_a端口:

  • SINGLE_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
  • ROM
q_a的宽度必须等于data_a端口的宽度。
data_b Input Optional 存储器的端口B的数据输入。

如果operation_mode参数设置为BIDIR_DUAL_PORT QUAD_PORT ,那么需要data_b端口。

address_b Input Optional 存储器的端口B的地址输入。

如果operation_mode参数被设置成以下值,那么address_b端口是需要的:

  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT
address2_b Input Yes

(for simple quad-port)

存储器端口B的读地址输入。

如果operation_mode参数被设置成QUAD_PORT,那么address2_b信号是需要的。

wren_b Input Yes address_b端口的写使能输入。

如果operation_mode设置为BIDIR_DUAL_PORT QUAD_PORT ,那么需要wren_b端口。

rden_b Input Optional address_b端口的读使能输入。对rden_b信号的支持取决于您选择的存储器模式和存储器模块。
byteena_b Input Optional 屏蔽data_b端口的字节使能输入,从而只写入数据的特定字节,半字节或比特。

byteena_b在如下条件下是不被支持的:

  • 如果implement_in_les参数设置成ON
  • 如果operation_mode参数设置成SINGLE_PORTDUAL_PORT或者ROM
q_b Output Yes 存储器的端口B的数据输出。如果operation_mode参数被设置成以下值,那么q_b端口是需要的:
  • DUAL_PORT
  • BIDIR_DUAL_PORT
  • QUAD_PORT

q_b的宽度必须等于data_b端口的宽度。

clock0 Input Yes 以下描述了哪些存储器时钟必须连接到clock0端口以及不同时钟模式下的端口端口同步:
  • Single clock: 将您的单一源时钟连接到clock0端口。所有寄存的端口都被相同源时钟同步。
  • Read/Write: 将您的写时钟连接到clock0端口。与写操作关联的所有寄存的端口(例如,data_a端口、address_a端口、wren_a端口和byteena_a端口)都被写时钟同步。
  • Input Output: 将您的输入时钟连接到clock0端口。所有寄存的输入端口都被输入时钟同步。
  • Independent clock: 将您的端口A时钟连接到clock0端口。端口A的所有寄存的输入和输出端口都被端口A时钟同步。
clock1 Input Optional 以下说明了哪个存储器时钟必须连接到clock1端口以及不同时钟模式下的端口同步:
  • Single clock: 不适用。所有寄存的端口都被clock0端口同步。
  • Read/Write: 将读时钟连接到clock1端口。所有与读操作相关联的寄存端口(例如address_brden_b端口)都被读时钟同步。
  • Input Output: 将您的输出时钟连接到clock1端口。所有寄存的输出端口都被输出时钟同步。
  • Independent clock: 将您的端口B时钟连接到clock1端口。端口B的所有寄存的输入和输出端口都被端口B时钟同步。
clocken0 Input Optional clock0端口的时钟使能输入。
clocken1 Input Optional clock1端口的时钟使能输入。
eccstatus Output Optional 一个比特宽的纠错状态端口。表示从存储器读取的数据是否有纠正的单比特错误,无纠正的致命错误,或者没有出现错误比特。

如果以下条件都满足,那么eccstatus端口是支持的:

  • operation_mode 参数设置成DUAL_PORT
  • ram_block_type参数设置成M20K
  • width_awidth_b 参数的值相同
  • 没有使用字节使能
eccencbypass Input 可选 启用(active)后,此端口允许用户通过eccencparity端口注入奇偶校验翻转位。禁用(inactive)时,将使用内部ecc编码器生成奇偶校验翻转位。仅当enable_ecc_encoder_bypass设置为“TRUE”时才能使用此端口。
eccencparity Input 可选 eccencbypass启用(active)时,用户可以通过eccencparity端口注入8-bi奇偶校验翻转。仅当enable_ecc_encoder_bypass设置为“TRUE”时才能使用此端口。
data Input Yes 存储器的数据输入。数据端口是需要的,其宽度必须等于q端口的宽度。
wraddress Input Yes 写入存储器的地址输入。
wren Input Yes wraddress端口的写使能输入。wren端口是需要的。
rdaddress Input Yes 读取存储器的地址输入。
rden Input Optional 读取rdaddress端口的使能输入。
byteena Input Optional 屏蔽数据端口的字节使能输入,从而只写入数据的特定字节,半字节或比特。当ram_block_type参数设置成MLAB时,在 Intel® Stratix® 10器件中支持此字节使能输入。
wraddressstall Input Optional 写地址时钟使能输入,当wraddressstall端口为高电平时一直保持wraddress端口的之前写地址。
rdaddressstall Input Optional 只要rdaddressstall端口为高电平,读地址时钟使能输入就会保持rdaddress端口的之前读地址。
q Output Yes 存储器的数据输出。
inclock Input Yes 以下描述了哪些存储器时钟必须连接到inclock端口以及不同时钟模式下的端口同步:
  • Single clock: 将您的单一源时钟连接到inclock端口和outclock端口。所有寄存的端口都被相同源时钟同步。
  • Read/Write: 将您的写时钟连接到inclock端口。与写操作关联的所有寄存的端口(例如,data端口、wraddress端口、wren端口和byteena端口)都被写时钟同步。
  • Input Output: 将您的输入时钟连接到inclock端口。所有寄存的输入端口都被输入时钟同步。
outclock Input Yes 以下描述了哪些存储器时钟必须连接到 outclock端口以及不同时钟模式下的端口同步:
  • Single clock: 将您的单一源时钟连接到inclock端口和outclock端口。所有寄存的端口都被相同源时钟同步。
  • Read/Write: 将读时钟连接到outclock端口。与读操作相关的所有寄存的端口(例如rdaddressrdren端口)都被读时钟同步。
  • Input Output: 将您的输出时钟连接到outclock端口。寄存的q端口被输出时钟同步。
inclocken Input Optional inclock端口的时钟使能输入。
outclocken Input Optional outclock端口的时钟使能输入。
aclr Input Optional 异步地清零输出端口。寄存端口上的异步清零效果可通过它们对应的清零参数(例如,outdata_aclr_aoutdata_aclr_b)来控制。
sclr Input 可选 同步步地清零输出端口。寄存端口上的同步清零效果可通过它们对应的参数(例如,outdata_sclr_aoutdata_sclr_b)来控制。
注: 当运行嵌入式存储器仿真模型时,必须确保不要提供“X”或者dont_care作为仿真模型的输入。提供“X”或者don’t_care可能会导致仿真中的意外行为。