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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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2.6. Coherent(一致性)读存储器
Coherent读存储器特性使您能够读出一个时钟周期内将要写入相同存储器内容的输出数据。换言之,您将在read-during-write操作期间体验新数据(flow through,直通)行为。此特性仅适用于M20K模块,并且仅在单时钟配置中支持此特性。
如果使用Coherent读取存储器功能,则不能使用以下配置:
- 简单双端口以外的操作模式
- 具有不同端口宽度的简单双端口
- 字节使能
- ECC
- 宽简单双端口
- 双时钟配置
图 8. Coherent读存储器电路的简图
图 9. 未寄存输出的Coherent读存储器行为此图显示了输出未寄存时的相干读取存储器的波形。
图 10. 寄存输出的Coherent读存储器行为此图显示了输出寄存时的Coherent读取存储器的波形。