Intel® Stratix® 10嵌入式存储器用户指南

ID 683423
日期 11/19/2019
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4.4.7.2. 复位

未定义初始功耗和复位状态的不可复位的触发器(或寄存器)可用于最大化Fmax。除非给定接口信号的复位状态被指定,否则在上电或复位期间不得假定将不可复位的触发器复位为特定值。作为复位序列的一部分,您必须确保在正常操作开始或继续之前先刷新FIFO内部旧状态。

FIFO2 Intel® FPGA IP core显示每个时钟域的异步以及同步清零端口,以便用户应用能够完全控制复位序列(例如,进入和退出复位状态)的工作方式。w_clkr_clk时钟域的清零事件来自同一个源,以便这两个域中的逻辑同时进入或者退出复位状态。例如,您可以选择复位一个时钟域(例如r_clk,而不是w_clk)中的逻辑。然而,某些信号(例如,FIFO fill level status)需要一段时间才能稳定到正确的状态。在此情况下,用户应用必须确保这些信号不会造成任何无意的副作用。

默认情况下,FIFO2 Intel® FPGA IP core只采样同步清零,而会忽略异步清零端口。您可以选择开启Enable Asynchronous Clear (ACLR),在FIFO2 IP core的参数编辑器中使能同步清零功能。也可以通过将同步清零端口绑定到其非活动状态来选择只实现异步清零复位方案。
注: 即使使用异步清零端口,IP core中的不可复位寄存器也需要状态刷新。