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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.4.7.2. 复位
未定义初始功耗和复位状态的不可复位的触发器(或寄存器)可用于最大化Fmax。除非给定接口信号的复位状态被指定,否则在上电或复位期间不得假定将不可复位的触发器复位为特定值。作为复位序列的一部分,您必须确保在正常操作开始或继续之前先刷新FIFO内部旧状态。
FIFO2 Intel® FPGA IP core显示每个时钟域的异步以及同步清零端口,以便用户应用能够完全控制复位序列(例如,进入和退出复位状态)的工作方式。w_clk和r_clk时钟域的清零事件来自同一个源,以便这两个域中的逻辑同时进入或者退出复位状态。例如,您可以选择复位一个时钟域(例如r_clk,而不是w_clk)中的逻辑。然而,某些信号(例如,FIFO fill level status)需要一段时间才能稳定到正确的状态。在此情况下,用户应用必须确保这些信号不会造成任何无意的副作用。
默认情况下,FIFO2 Intel® FPGA IP core只采样同步清零,而会忽略异步清零端口。您可以选择开启Enable Asynchronous Clear (ACLR),在FIFO2 IP core的参数编辑器中使能同步清零功能。也可以通过将同步清零端口绑定到其非活动状态来选择只实现异步清零复位方案。
注: 即使使用异步清零端口,IP core中的不可复位寄存器也需要状态刷新。