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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.4.5. FIFO2 Intel® FPGA IP参数
参数 | 合法值 | 说明 | |
---|---|---|---|
What type of FIFO you prefer? |
|
指定FIFO的类型。 | |
How wide should the FIFO be? | — | 指定数据和q端口的宽度。 | |
RAM block type |
|
指定用于FIFO的RAM模块的类型 | |
参数设置:复位选项 | |||
Enable Asynchronous Clear (ACLR) | On/Off | 指定写和读被异步复位。 | |
参数设置:性能优化 | |||
使能每个RAM模块保留/复制用于:
* 注意:这通常会增加Fmax,但会消耗更多资源。 |
On/Off | 使能每个RAM模块保留/复制用于:
|
|
当选择Dual-clock时,可使用以下选项:
|
3, 4 | 对写和读格雷码指针指定多重触发器同步链长度(multi-flop synchronizer chain length)。 |