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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent（一致性）读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.4. FIFO2 Intel® FPGA IP
Intel® 提供FIFO2 Intel® FPGA IP core作为FIFO Intel® FPGA IP core的替代解决方案，用于宽数据和高工作频率(Fmax)的应用，以实现高数据带宽。
FIFO2 Intel® FPGA IP core中的FIFO功能主要应用于符合同步或异步时钟域中的先进先出数据流的数据缓冲应用。
注： FIFO2 Intel® FPGA IP core不能向后兼容FIFO Intel® FPGA IP core。
| 特性 | Intel® FPGA IP Cores | |
|---|---|---|
| FIFO | FIFO2 | |
| 读延迟 | rdreq信号置位后的0 - 1个时钟周期。 | rdreq信号置位后的3 - 4个时钟周期。 |
| Read valid when | r_empty信号为低 | r_valid信号为高 |
| 显示提前模式(Show-ahead mode) | 支持 | 不支持 |
| 深度(D)和宽度(W)配置 | 根据用户要求 | 多个硬核存储器模块(32W x 512D for M20K, 20W x 32D for MLAB) |
| 输出数据初始状态 | 0 | 未知 |
| Flushing | 不需要 | 需要最少32个慢时钟周期flushing |
在读出操作之前，首先将应用数据写入(部分或全部)到FIFO2 Intel® FPGA IP core中。数据读取操作可以在长时间的连续突发或单个时钟读取中。虽然没有特定的写入或读取限制，但由于延迟的出现，对于短的写操作和/或读操作，带宽使用的效率都会很低。
FIFO2 Intel® FPGA IP core的读接口适用于那些不执行反压(back-pressure)的应用，或者下游还有“级联”缓冲器的应用。
例如，
- 在MAC RX用户接口上，此接口通常不能被反压，相当于总是读取。
- 到硬化Native PHY FIFO的MAX TX内部数据路径上。然后可以从Native PHY FIFO部分满状态导出FIFO读操作。
用户应用程序可以直接连接到FIFO2 Intel® FPGA IP core的读接口到外部小型SCFIFO(或者类似的存储缓冲器)，以将read-to-data延迟改为零，但要以Fmax和资源为代价。
实际上，所有时钟都运行在几百MHz上。这是因为FIFO2 Intel® FPGA IP core被高度流水线化以运行在非常高的Fmax上，由于较长的延迟FIFO2 Intel® FPGA IP core不适合慢速时钟。