Intel® Stratix® 10嵌入式存储器用户指南

ID 683423
日期 11/19/2019
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文档目录

7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2019.11.19 19.1
  • 更新了表:混合端口Read-During-Write输出行为
    • 更新了Read-During-Write时的Output Data,constrained_dont_caredont_care参数的值从"New data"更新为"Don't care"。
    • 添加了一个脚注以指出输出数据位"don't care",因为IP不能保证在read-during-write时输出数据的亚稳定性。
  • 更新了FIFO Intel® FPGA IP 部分。
2019.10.17 19.1
  • 增添了新主题—避免提供非确定性输入
  • RAM和ROM接口信号主题增添了一个注释。
  • 更新了eSRAM Intel® FPGA IP输入和输出信号表中的 refclk信号的描述。
  • 更新了表: Intel® Stratix® 10存储器IP内核
  • 更新了表:RAM: 2-PORT Intel® FPGA IP参数设置
    • What clocking method would you like to use?参数更新了合法值和描述。
    • 更新了Enable Error Correction Check (ECC)的描述。
  • 更新了表:Parameters for altera_syncram.
2019.08.15 19.1
  • 更新了RAM: 1-PORT Intel® FPGA IP参数说明表中的 What should the ‘q’ output be when reading from a memory location being written to?参数的合法值和描述。
  • 更新了RAM: 1-PORT Intel® FPGA IP参数说明表中的Get x’s for write masked bytes instead of old data when byte enable is used参数的描述。
2019.04.01 19.1
  • 更新了Byte Enable in Intel® Stratix® 10 Embedded Memory Blocks主题。
  • 更新了表格:Byte Enable Controls in ×40 Data Width (M20K).
  • 更新了Customize Read-During-Write Behavior主题。
  • 更新了Memory Blocks Error Correction Code Support主题中M20K模块的描述。
  • 更新了表格:RAM: 2-PORT Intel® FPGA IP参数设置,增添了Use clock enable for output registers (Clock Enables)和q_a port (Sclr Options)选项的注释。
  • 更新了表格:RAM: 1-PORT Intel® FPGA IP参数设置:
    • 增添了Use clock enable for output registers (Clock Enables)和q_a port (Sclr Options)选项的注释。
    • 更新了Set the maximum block depth to参数的合法值和描述。
  • 更新了表格:RAM: 2-PORT Intel® FPGA IP Parameters Settings,更新了Set the maximum block depth to参数的合法值。
  • 更新了表格:RAM: 4-PORT Intel® FPGA IP Parameters Settings,更新了Set the maximum block depth to参数的合法值。
  • 整篇文档进行了文字编辑和误字更新。
2018.12.24 18.1
  • 增添了FIFO and FIFO2 Simulation Design Example部分。
  • 更新了True Dual Ports Dual Clock Emulator主题中的注释。
  • Consider the Memory Block Selection主题增添了一个注释。
  • 更新了Changing Parameter Settings Manually主题。
  • Intel Stratix 10 Embedded Memory Architecture and FeaturesOn Chip Memory RAM and ROM Intel FPGA IP Cores部分进行了次要重组。
2018.10.24 18.1
  • 增添了新主题:读和写地址寄存器的初始值
  • 更新了真双端口双时钟仿真器主题:
    • 更新了此主题的描述。
    • 更新了表:Intel Arria 10 TDP双时钟模式与Intel Stratix 10仿真TDP双时钟模式之间的差异,纠正对sclr的器件支持。
    • 更新了下图:
      • 端口A的输出条件
      • 端口B的输出条件
      • 端口A的Read-During-Write条件
      • 端口B的Read-During-Write条件
  • 将主题标题Hardware Behavior重新命名为Consider the Concurrent Read Behavior
  • 更新了下表:
    • Intel Stratix 10嵌入式存储器特性
    • Intel Stratix 10器件中的嵌入式存储器性能和分布
    • RAM: 2-PORT Intel FPGA IP参数设置
    • RAM: 4-PORT Intel FPGA IP参数设置
    • ROM: 1-PORT Intel FPGA IP参数设置
    • ROM: 2-PORT Intel FPGA IP参数设置
    • Intel Stratix 10 RAM和ROM Intel FPGA IP Core的接口信号
  • 对整篇文档进行了次要的文字编辑更新。
文档版本 Intel® Quartus® Prime版本 修订内容
2018.05.07 18.0
  • 根据Intel命名规则更新了以下IP core:
    • "RAM: 1-PORT" IP core到"RAM: 1-PORT Intel FPGA IP"
    • "RAM: 2-PORT" IP core到"RAM: 2-PORT Intel FPGA IP"
    • "RAM: 4-PORT" IP core到"RAM: 4-PORT Intel FPGA IP"
    • "ROM: 1-PORT" IP core到"ROM: 1-PORT Intel FPGA IP"
    • "ROM: 2-PORT" IP core到"ROM: 2-PORT Intel FPGA IP"
    • "Intel Stratix 10 Native eSRAM" IP core到"eSRAM Intel FPGA IP"
    • "FIFO" IP core到"FIFO Intel FPGA IP"
    • "FIFO2" IP core到"FIFO2 Intel FPGA IP"
  • 增添了新主题:
    • ECC Read-During-Write Behavior
    • Forwarding Logic
  • 更新了表:Intel Stratix 10嵌入式存储器特性
    • 增添了Force-to-Zero支持信息
    • 删除了packed mode特性。
  • 更新了表:Intel Stratix 10器件中的嵌入式存储器功能和分布,删除了Intel Stratix 10 MX1650和MX2100上的冗余表格内容。
  • 更新了存储器模块纠错码支持主题:
    • 更新了ECC功能的描述。
    • 更新了eSRAM模块的ECC状态标志信号
  • 更新了ECC Parity Flip主题,纠正了双邻接错误纠正的奇偶校验位序列。
  • 更新了纠错码真值表主题:
    • 更新了图:M20K存储器的ECC结构图
    • 更新了表:eSRAM的ECC状态标志真值表
  • 更新了Force-to-Zero主题。
  • 更新了一致性读取存储器主题:
    • 将主题名从一致性读取重命名为一致性读取存储器
    • 增添了新图:通过未寄存输出的一致性读取通过寄存输出的一致性读取
    • 删除了图:1级流水线波形2级流水线波形
  • 更新了表:每种存储器模式的所支持的存储器模块时钟模式, 增添了true-dual-port模式的read/write时钟模式的脚注。
  • 更新了混合端口配置:
    • 增添了表: Intel® Stratix® 10支持的混合宽度比率
  • 删除了主题:混合宽度比率配置
  • 更新了真双端口双时钟仿真器主题:
    • 更新了主题描述,包括关于valid信号的信息。
    • 增添了新表:
      • 端口A的输出条件
      • 端口B的输出条件
      • 端口A的RDW条件
      • 端口B的RDW条件
  • 更新了Intel Stratix 10嵌入式存储器配置主题:
    • 更新了表:支持的嵌入式存储器模块配置,更正了eSRAM的深度和可编程的宽度。
    • 删除了关于Intel Stratix 10器件本身不支持1/32,1/16和1/8混合宽度端口比率的注释。
  • 更新了考虑上电状态和存储器初始化主题。
  • 更新了表:Same-Port Read-During-Write模式下的嵌入式存储器模块的输出模式,增添了Don't Care模式的注释。
  • 增添了表:混合端口Read-During-Write输出行为
  • 更新了RAM and ROM Intel FPGA IP Core章节:
    • 增添了手动更改参数设置RAM和ROM参数子主题。
    • 更新了表:
      • RAM: 1-PORT Intel FPGA IP Core参数设置
      • RAM: 2-PORT Intel FPGA IP Core参数设置
      • RAM: 4-PORT Intel FPGA IP Core参数设置
      • ROM: 2-PORT Intel FPGA IP Core参数设置
      • ROM: 2-PORT Intel FPGA IP Core参数设置
      • RAM and ROM Intel FPGA IP Core的接口信号
  • 更新了eSRAM Intel FPGA IP
    • 更新了表:eSRAM规范:
      • 对时钟频率特性增添了脚注。
      • 将-2速度等级的时钟频率值从200 MHz - 650 MHz更正为200 MHz - 640 MHz。
      • 将写延迟值从0更新成0 + 1。
      • 对写延迟特性增添了脚注。
    • 更新了表:eSRAM Intel FPGA IP Core Parameter Editor: Channel Tab
    • 更新了表:eSRAM Intel FPGA IP Core Input and Output Signals
      • 添加了一个新的接口信号—iopll_lock2core.
      • esram2f_clk信号的宽度从2更新成1。
      • 更新了esram2f_clk信号的说明。
      • c<channel_number>_data_0信号的宽度从'72 or 64'更新成'1-72'。
    • 更新了eSRAM Intel FPGA IP仿真演练主题。
  • 更新了FIFO Intel FPGA IP章节:
    • 增添了复位方案子主题。
  • 更新了FIFO2 Intel FPGA IP章节:
    • 更新了表:FIFO与FIFO2 Intel FPGA IP Core之间的差异,删除了复位方案特性。
    • 更新了表:FIFO2规范
      • 对Error Checking and Correcting (ECC)特性的M20K增添了脚注。
      • 更新了目标性能特性的MLAB的说明。
    • FIFO2 User-Configurable Parameters重命名为FIFO2 Parameter Settings
    • 更新了图:FIFO2 IP Core输入和输出信号
    • 更新了表:SCFIFO输入和输出端口说明DCFIFO输入和输出端口说明,包含了w_ready信号的说明。
  • 对最新的Intel命名标准作了更新。
  • 整篇文档进行了文字编辑更新。
日期 版本 修订内容
2017年12月 2017.12.04 更新了"Embedded Memory Capacity and Distribution in Intel Stratix 10 Devices"表:更正了Intel Stratix 10 GX,Intel Stratix 10 MX和Intel Stratix 10 SX系列的总RAM Bit(Mbits)。
2017年11月 2017.11.06
  • 增添了一个新特性—True Dual Ports Dual Clock Emulator。
  • 更新了Intel Stratix 10嵌入式存储器特性:将eSRAM模块中每个通道的bank数量从40个bank更新成20个bank。
  • 更新了"Intel Stratix 10嵌入式存储器特性"表:
    • 更新了Mixed-port read-during-write和coherent read功能的eSRAM的描述。
    • 增添了冻结逻辑,硬件行为和TDP双时钟仿真器特性。
  • 更新了"Embedded Memory Capacity and Distribution in Intel Stratix 10 Devices"表:
    • 更新了Intel Stratix 10 GX和Intel Stratix 10 SX的eSRAM模块和RAM (Bit)值。
    • 增添了Intel Stratix 10 MX的嵌入式存储器性能信息。
    • 更新了M20K和MLAB RAM Bits值, Intel Stratix 10 TX的TX1650和TX2100系列的总RAM比特。
  • 更新了Intel Stratix 10嵌入式存储器模块中的字节使能主题。
  • 更新了数据字节输出子主题。
  • 更新了异步清零和同步清零主题:
    • 更新了主题描述。
    • 更新了图:"寄存模式下的异步清零和同步清零"和"非寄存模式下的异步清零和同步清零"。
  • 更新了存储器模块错误纠正代码支持主题:
    • 增添了存储器模块错误纠正代码支持的功能—ECC Parity Flip。
    • 更新了eSRAM模块的说明。
  • 纠错码真值表子主题中增添了 "eSRAM的ECC状态标志真值表"
  • 更新了嵌入式存储器操作模式主题;
    • 重命名主题为Intel Stratix 10嵌入式存储器支持的IP内核
    • 更新了"Intel Stratix 10存储器IP内核"表:增添了IP Core列和ROM: 2 PORT的信息。
  • 更新了"每种存储器模式的支持存储器模块时钟模式"表:
    • 增添了Dual-Port ROM存储器模式。
    • 增添了True Dual-Port的输入/输出时钟模式支持。
    • 删除了FIFO存储器模式。
  • 更新了Mixed-Width Ratio Configuration主题中的简单双端口模式的注释。
  • 更新了"RAM in Mixed-Port Read-During-Write Mode"表:
    • Don't Care模式的Don't Care描述添加了注释。
    • 添加了New_a_old_b模式。
    • 增添了新图—Mixed-Port Read-During-Write: New_a_old_b Mode.
  • 更新了On-Chip Memory RAM and ROM IP Cores部分中的 RAM: 1-PORT and RAM: 2-PORT IP内核主题。
  • 更新了"RAM: 2-Port Parameter Setting"表:添加了Emulate TDP dual clock mode选项。
  • 更新了"Interface Signals of the Intel Stratix 10 On-Chip Memory RAM and ROM IP Cores"表:
    • 更新了eccencbypasseccencparity信号的方向值。
    • 增添了三个信号—address2_aaddress2_bsclr
    • 删除了四个信号:clocken2clocken3aclr0aclr1
    • 更新了aclr信号的描述。
  • Intel Stratix 10 eSRAM IP Core重命名为Intel Stratix 10 Native eSRAM IP Core以符合Intel Quartus Prime命名规则。
  • Intel Stratix 10 Native eSRAM IP Core主题中增添了eSRAM IP内核参考。
  • FIFO IP Core主题中增添了FIFO IP内核参考。
  • FIFO2 IP Core主题中增添了FIFO2 IP内核参考。
  • 对最新的命名标准作了更新。
  • 对整个文档作了编辑更新。
2017年5月 2017.05.08
  • 删除了" Intel® Stratix® 10 Embedded Memory Features"表中的Error Correction Code (ECC)支持特性下的MLAB模块的奇偶校验位支持。
  • 更新了" Intel® Stratix® 10 Embedded Memory Features"表中的Error Correction Code (ECC)支持特性下的M20K和MLAB模块的描述。
  • 更新了"Embedded Memory Capacity and Distribution in Intel® Stratix® 10 Devices"表,删除了TX4500和TX5500(不再是 Intel® Stratix® 10 TX的一部分)。
  • 更新了"Byte Enable Controls in ×10 Data Width (MLAB)"表。
  • 删除了Parity Bit主题中的MLAB模块的奇偶校验位支持。
  • Intel® Stratix® 10 Embedded Memory Configurations主题中的"Supported Embedded Memory Block Configurations"表添加了一个注释。
  • 添加了Mixed-Width Ratio Configurations主题。
  • 添加了Freeze Logic主题。
  • 对RAM: 1-PORT, RAM: 2-PORT, and RAM: 4-PORT IP cores增添了Implement clock-enable circuitry for use in a partial reconfiguration region选项。
  • 从RAM: 4-Port Parameter Settings表中删除了Use different data widths on different ports选项。
  • 添加了Hardware Behavior主题。
  • 对Coherent Read主题添加了图。
  • 更新了On-Chip Memory RAM and ROM IP Cores部分中RAM: 1-PORT和RAM: 2-PORT的功能描述。
  • 在"Interface Signals of the Intel® Stratix® 10 On-Chip Memory RAM and ROM IP Cores"表中增添了ecc_enc_bypassecc_enc_parity信号。
  • 添加了 Intel® Stratix® 10 eSRAM IP core主题。
  • 次要的印刷纠正。
2016年10月 2016.10.31 首次发布