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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.3.10.1. 嵌入式时序约束
使用 Intel® Quartus® Prime Timing Analyzer及包含DCFIFO模块的设计时,应用以下false路径以避免同步寄存器中的时序故障:
- 对于从写入域到读取域的交叉路径,在delayed_wrptr_g与rs_dgwp寄存器之间应用一个false路径约束:
set_false_path -from [get_registers {*dcfifo*delayed_wrptr_g[*]}] -to [get_registers {*dcfifo*rs_dgwp*}]
- 对于从读取域到写入域的交叉路径,在rdptr_g与ws_dgrp寄存器之间应用一个false路径约束:
set_false_path -from [get_registers {*dcfifo*rdptr_g[*]}] -to [get_registers {*dcfifo*ws_dgrp*}]
编译设计时,通过嵌入式HDLSynopsis design constraint (SDC)命令自动添加false路径约束。相关信息显示在Timing Analyzer报告下。
注: 从内部应用这些约束,但不写入Synopsis Design Constraint File (.sdc)中。要查看嵌入的false路径,请在Timing Analyzer GUI的控制台窗格中输入report_sdc。
如果使用 Intel® Quartus® Prime Timing Analyzer,那么false路径自动应用于DCFIFO。
注: 如果在ALM中实现DCFIFO,则可以忽略从构成存储器模块的DFFE阵列的数据路径到q输出寄存器的跨域时序违规。要确保q输出有效,仅在rdempty信号解除置位后才对输出进行采样。