Intel® Stratix® 10嵌入式存储器用户指南

ID 683423
日期 11/19/2019
Public
文档目录

4.3.10.1. 嵌入式时序约束

使用 Intel® Quartus® Prime Timing Analyzer及包含DCFIFO模块的设计时,应用以下false路径以避免同步寄存器中的时序故障:
  • 对于从写入域到读取域的交叉路径,在delayed_wrptr_grs_dgwp寄存器之间应用一个false路径约束:

    set_false_path -from [get_registers {*dcfifo*delayed_wrptr_g[*]}] -to [get_registers {*dcfifo*rs_dgwp*}]

  • 对于从读取域到写入域的交叉路径,在rdptr_gws_dgrp寄存器之间应用一个false路径约束:

    set_false_path -from [get_registers {*dcfifo*rdptr_g[*]}] -to [get_registers {*dcfifo*ws_dgrp*}]

编译设计时,通过嵌入式HDLSynopsis design constraint (SDC)命令自动添加false路径约束。相关信息显示在Timing Analyzer报告下。

注: 从内部应用这些约束,但不写入Synopsis Design Constraint File (.sdc)中。要查看嵌入的false路径,请在Timing Analyzer GUI的控制台窗格中输入report_sdc

如果使用 Intel® Quartus® Prime Timing Analyzer,那么false路径自动应用于DCFIFO。

注: 如果在ALM中实现DCFIFO,则可以忽略从构成存储器模块的DFFE阵列的数据路径到q输出寄存器的跨域时序违规。要确保q输出有效,仅在rdempty信号解除置位后才对输出进行采样。