Intel® Stratix® 10嵌入式存储器用户指南

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ID 683423
日期 11/19/2019
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1. Intel® Stratix® 10嵌入式存储器概述 2. Intel® Stratix® 10嵌入式存储器体系结构和特性 3. Intel® Stratix® 10嵌入式存储器设计考量 4. Intel® Stratix® 10嵌入式存储器IP内核参考 5. Intel Stratix 10嵌入式存储器设计实例 6. Intel® Stratix® 10嵌入式存储器用户指南归档 7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史
1. Intel® Stratix® 10嵌入式存储器概述 x
1.1. Intel® Stratix® 10嵌入式存储器特性 1.2. Intel® Stratix® 10嵌入式存储器性能
2. Intel® Stratix® 10嵌入式存储器体系结构和特性 x
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) 2.2. 地址时钟使能支持 2.3. 异步清零和同步清零 2.4. 存储模块错误纠正编码支持 2.5. Force-to-Zero 2.6. Coherent（一致性）读存储器 2.7. 冻结逻辑(Freeze logic) 2.8. 真双端口双时钟仿真器 2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核 2.10. Intel® Stratix® 10嵌入式存储器时钟模式 2.11. Intel® Stratix® 10嵌入式存储器配置 2.12. 读和写地址寄存器的初始值
2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable) x
2.1.1. 字节使能控制 2.1.2. 数据字节输出 2.1.3. 字节使能行为
2.4. 存储模块错误纠正编码支持 x
2.4.1. 奇偶校验位 2.4.2. ECC奇偶校验位翻转(ECC Parity Flip) 2.4.3. ECC Read-During-Write行为 2.4.4. 纠错码真值表
2.6. Coherent（一致性）读存储器 x
2.6.1. 转发逻辑(Forwarding Logic)
2.10. Intel® Stratix® 10嵌入式存储器时钟模式 x
2.10.1. 单一时钟模式(Single Clock Mode) 2.10.2. 读/写时钟模式(Read/Write Clock Mode) 2.10.3. 输入/输出时钟模式(Input/Output Clock Mode) 2.10.4. 时钟模式下的异步/同步清零 2.10.5. 同步读/写中的输出读数据 2.10.6. 时钟模式的独立时钟使能
2.11. Intel® Stratix® 10嵌入式存储器配置 x
2.11.1. 混合宽度端口配置
3. Intel® Stratix® 10嵌入式存储器设计考量 x
3.1. 考虑存储器模块选择 3.2. 并发读取行为的考量 3.3. 自定义Read-During-Write行为 3.4. 考虑上电状态和存储器初始化 3.5. 降低功耗 3.6. 避免提供不确定性输入
3.3. 自定义Read-During-Write行为 x
3.3.1. Same-Port Read-During-Write模式 3.3.2. Mixed-Port Read-During-Write模式
4. Intel® Stratix® 10嵌入式存储器IP内核参考 x
4.1. 片上存储器RAM和ROM Intel® FPGA IP core 4.2. eSRAM Intel® FPGA IP 4.3. FIFO Intel® FPGA IP 4.4. FIFO2 Intel® FPGA IP
4.1. 片上存储器RAM和ROM Intel® FPGA IP core x
4.1.1. RAM: 1-PORT Intel® FPGA IP参数 4.1.2. RAM: 2-PORT Intel® FPGA IP参数 4.1.3. RAM: 4-PORT Intel® FPGA IP参数 4.1.4. ROM: 1-PORT Intel® FPGA IP参数 4.1.5. ROM: 2-PORT Intel® FPGA IP参数 4.1.6. RAM和ROM接口信号 4.1.7. 手动更改参数设置
4.1.7. 手动更改参数设置 x
4.1.7.1. RAM和ROM参数设置
4.2. eSRAM Intel® FPGA IP x
4.2.1. eSRAM系统特性 4.2.2. eSRAM Intel® FPGA IP 参数 4.2.3. eSRAM Intel® FPGA IP 接口信号 4.2.4. eSRAM Intel® FPGA IP仿真演练 4.2.5. eSRAM时序图
4.2.1. eSRAM系统特性 x
4.2.1.1. eSRAM规范 4.2.1.2. eSRAM使用模型
4.3. FIFO Intel® FPGA IP x
4.3.1. 配置方法 4.3.2. 规范 4.3.3. FIFO功能时序要求 4.3.4. SCFIFO ALMOST_EMPTY功能时序 4.3.5. FIFO输出状态标记和延迟 4.3.6. FIFO亚稳性保护及相关选项 4.3.7. FIFO同步清零和异步清零影响 4.3.8. SCFIFO和DCFIFO Show-Ahead模式 4.3.9. 不同的输入和输出宽度 4.3.10. DCFIFO时序约束设置 4.3.11. 手动例化的编码实例 4.3.12. 设计实例 4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing) 4.3.14. 嵌入式存储器ECC功能指南 4.3.15. FIFO Intel® FPGA IP参数 4.3.16. 复位方案(reset scheme)
4.3.2. 规范 x
4.3.2.1. Verilog HDL原型 4.3.2.2. VHDL组件声明 4.3.2.3. VHDL LIBRARY-USE声明 4.3.2.4. FIFO信号 4.3.2.5. FIFO参数设置
4.3.7. FIFO同步清零和异步清零影响 x
4.3.7.1. 编译DCFIFO时出现的恢复和删除时序违规警告
4.3.10. DCFIFO时序约束设置 x
4.3.10.1. 嵌入式时序约束 4.3.10.2. 用户可配置的时序约束
4.3.10.2. 用户可配置的时序约束 x
4.3.10.2.1. SDC命令
4.4. FIFO2 Intel® FPGA IP x
4.4.1. 配置方法 4.4.2. Fmax目标测量方法 4.4.3. 性能考量 4.4.4. FIFO2 Intel® FPGA IP特性 4.4.5. FIFO2 Intel® FPGA IP参数 4.4.6. FIFO2 Intel® FPGA IP接口信号 4.4.7. 复位和时钟方案
4.4.4. FIFO2 Intel® FPGA IP特性 x
4.4.4.1. FIFO2规范
4.4.5. FIFO2 Intel® FPGA IP参数 x
4.4.5.1. FIFO2参数设置
4.4.6. FIFO2 Intel® FPGA IP接口信号 x
4.4.6.1. SCFIFO信号 4.4.6.2. DCFIFO信号
4.4.7. 复位和时钟方案 x
4.4.7.1. 时钟域 4.4.7.2. 复位
4.4.7.2. 复位 x
4.4.7.2.1. FIFO2 Intel® FPGA IP复位指南
5. Intel Stratix 10嵌入式存储器设计实例 x
5.1. FIFO和FIFO2设计实例
5.1. FIFO和FIFO2设计实例 x
5.1.1. 生成设计实例 5.1.2. 仿真设计实例
5.1.2. 仿真设计实例 x
5.1.2.1. 仿真结果
1. Intel® Stratix® 10嵌入式存储器概述
2. Intel® Stratix® 10嵌入式存储器体系结构和特性
3. Intel® Stratix® 10嵌入式存储器设计考量
4. Intel® Stratix® 10嵌入式存储器IP内核参考
5. Intel Stratix 10嵌入式存储器设计实例
6. Intel® Stratix® 10嵌入式存储器用户指南归档
7. Intel® Stratix® 10嵌入式存储器用户指南的修订历史

4.3.7. FIFO同步清零和异步清零影响

FIFO Intel® FPGA IP core支持同步清零(sclr)和异步清零(aclr)信号，具体取决于FIFO模式。
这些信号的影响因不同的FIFO配置而异。 SCFIFO支持同步和异步清零信号，而DCFIFO支持异步清零信号以及与写时钟和读时钟同步的异步清零信号。
注： 对于 Intel® Stratix® 10器件，上电时必须置位aclr或者sclr以保证其正确的功能性。
表 40.  SCFIFO中的同步清零和异步清零
模式 同步清零(sclr) 32 异步清零(aclr)
对状态端口的影响 置低full和almost_full信号。
置位empty和almost_empty信号。
复位usedw标志。
置位时生效 在时钟的上升沿。 立即(q输出除外)
正常输出模式下对q输出的影响 读指针复位并指向第一个数据位置。如果q输出未寄存，那么输出将显示SCFIFO的第一个数据字；否则，q输出保持其之前的值。 q输出保持其之前的值。
show-ahead输出模式下对q输出的影响 读指针复位并指向第一个数据位置。如果q输出未寄存，那么输出仅在一个时钟周期内保持其先前值，并在下一个时钟上升沿上显示SCFIFO的第一个数据字。33

否则，q输出将保持其先前值。

如果q输出未注册，那么输出从第一个上升时钟沿开始显示SCFIFO的第一个数据字。

否则，q输出将保持其先前值。

表 41.  DCFIFO中的异步清零
模式 异步清零(aclr) aclr (与写时钟同步) 34 35 aclr (与读时钟同步) 36 36
对状态端口的影响 置低wrfull信号。 写入域清零的同时，wrfull信号置位，这在aclr输入的异步释放后名义上使用三个周期的写时钟。 读取域清零的同时，rdempty信号置位，这在aclr输入的异步释放后名义上使用三个周期的读时钟。
置低rdfull信号。
置位 wrempty和rdempty信号。
复位wrusedw和rdusedw标志。
置位时生效 立即
正常输出模式下对q输出的影响 38 如果输出未寄存，则保持不变。如果端口已寄存，则将其清零。
show-ahead输出l模式下对q输出的影响 如果输出未寄存，则显示'X'。如果端口已寄存，则将其清零。
32 sclr或者aclr信号置位时，读指针和写指针复位为零。
33 复位后显示的第一个数据字不是有效的Show-ahead数据。由于q输出未寄存，因此它反映了读指针指向的数据。要获得有效的Show-ahead数据，请在复位后执行有效的写操作。
34 当DCFIFO在写时钟的上升沿退出复位(aclr信号置低的瞬间)以避免写操作和复位之间的现竞争条件时， wrreq信号必须为低电平。如果此条件在设计中不能够得到保证，那么aclr信号需要与写时钟同步。这可以通过在FIFO参数编辑器中设置Add circuit to synchronize 'aclr' input with 'wrclk'选项或者将WRITE_ACLR_SYNCH参数设置成ON来完成。
35 尽管aclr信号与写时钟同步，置位aclr信号仍会异步地影响所有状态标志。
36 当DCFIFO在读时钟的上升沿退出复位(aclr信号置低的瞬间)以避免读操作和复位之间的现竞争条件时， rdreq信号必须为低电平。如果此条件在设计中不能够得到保证，那么aclr信号需要与读时钟同步。这可以通过在FIFO参数编辑器中设置Add circuit to synchronize 'aclr' input with 'rdclk'选项或者将READ_ACLR_SYNCH参数设置成ON来完成。
37 尽管aclr信号与读时钟同步，置位aclr信号仍会异步地影响所有状态标志。
38 对于 Stratix® 系列，DCFIFO仅支持Normal模式下的寄存的q输出和Show-ahead模式下的未寄存的q输出。
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