Intel® Stratix® 10嵌入式存储器用户指南

ID 683423
日期 11/19/2019
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4.1.7.1. RAM和ROM参数设置

表 26.   altera_syncram的参数 手动编辑设计文件时请使用参数列表。
名称 合法值 描述
operation_mode

SINGLE_PORT

DUAL_PORT

BIDIR_DUAL_PORT

QUAD_PORT

ROM

存储器模块的操作模式。
width_a 端口A的数据宽度。
widthad_a 端口A的地址宽度。
widthad2_a   Address 2 width of port A.
numwords_a 端口A的存储器模块中数据字的数量。
outdata_reg_a

UNREGISTERED

CLOCK1

CLOCK0

检查端口A的数据输出寄存器。
outdata_aclr_a

NONE

CLEAR1

CLEAR0

端口A的数据输出寄存器的异步清零。当outdata_reg_a参数设置成UNREGISTERED时,此参数指定输出锁存器(output latch)的清零参数。
outdata_sclr_a

NONE

SCLEAR

端口A的数据输出寄存器的同步清零。当outdata_reg_a参数设置成NONE时,此参数指定输出锁存器(output latch)的清零参数。
address_aclr_a

NONE

对端口A的地址输入寄存器进行清零的选项。
width_byteena_a 端口A的字节使能总线宽度。该宽度必须等于width_a除以字节大小。在没有使用字节使时,才允许使用默认值1。
width_b 端口B的数据宽度。
widthad_b 端口B的地址宽度。
widthad2_b Address 2 width of port B.
numwords_b 存储器模块中用于端口B的数据字的数量。
outdata_reg_b

UNREGISTERED

CLOCK1

CLOCK0

检查端口B的数据输出寄存器。
indata_reg_b

CLOCK1

CLOCK0

检查端口B的数据输入寄存器。
address_reg_b

CLOCK1

CLOCK0

检查端口B的地址寄存器。
byteena_reg_b

CLOCK1

CLOCK0

检查端口B的字节使能寄存器。
outdata_aclr_b

NONE

CLEAR1

CLEAR0

端口B的数据输出寄存器的异步清零。当outdata_reg_b参数设置成UNREGISTERED时,此参数指定输出锁存器(output latch)的清零参数。
outdata_sclr_b

NONE

SCLEAR

端口B的数据输出寄存器的同步清零。当outdata_reg_b参数设置成NONE时,此参数指定输出锁存器(output latch)的清零参数。
address_aclr_b

NONE

对端口B的地址输入寄存器进行清零的选项。
width_byteena_b 端口B的字节使能总线宽度。该宽度必须等于width_b除以字节大小。仅在未使用字节使时,才允许使用默认值1。
intended_device_family

“Stratix 10”

用于仿真目的的参数。
ram_block_type

AUTO

M20K

MLAB

存储器模块类型。
byte_size

5

8

9

10

字节使能模式的字节大小。
read_during_write_mode_mixed_ports

DONT_CARE

CONSTRAINT_DONT_CARE

NEW_DATA

OLD_DATA

NEW_A_OLD_B

read-during-write模式的行为。
  • 默认值是DONT_CARE
  • 仅当LUTRAM模式下写时钟将读地址和输出数据寄存后才支持NEW_DATA的值。
  • 仅在LUTRAM模式下支持CONSTRAINED_DONT_CARE的值。
  • 只有在operation_mode参数设置成QUAD_PORT时才支持NEW_A_OLD_B的值。
init_file

*.mif

*.hex

初始化文件。
init_file_layout

PORT_A

PORT_B
初始化文件的布局。
maximum_depth 存储器模块切片(memory block slices)的深度。
clock_enable_input_a

NORMAL

BYPASS

端口A的输入寄存器的时钟使能。
clock_enable_output_a

NORMAL

BYPASS

端口A的输出寄存器的时钟使能。
clock_enable_input_b

NORMAL

BYPASS

端口B的输入寄存器的时钟使能。
clock_enable_output_b

NORMAL

BYPASS

端口B的输出寄存器的时钟使能。
read_during_write_mode_port_a

NEW_DATA_NO_NBE_READ

NEW_DATA_WITH_NBE_READ

OLD_DATA

DONT_CARE

端口A的read-during-write行为。
read_during_write_mode_port_b

NEW_DATA_NO_NBE_READ

NEW_DATA_WITH_NBE_READ

OLD_DATA

DONT_CARE

端口B的read-during-write行为。
enable_ecc

TRUE

FALSE

使能或禁用ECC功能。
ecc_pipeline_stage_enabled

TRUE

FALSE

  • 指定是否在输出解码器之前使能ECC Pipeline Registers以达到与non-ECC模式相同的性能,但要以一个周期的延迟为代价。
  • 如果此参数设置为TRUE,那么参数enable_ecc必须设置成TRUE
  • 如果此参数设置为TRUE,那么参数outdata_reg_b不能设置成UNREGISTERED。
  • 默认值为FALSE
enable_ecc_encoder_bypass

TRUE

FALSE

使能或禁用ECC Encoder Bypass功能。
  • 如果此参数设置成TRUE,则参数enable_ecc必须设置成TRUE
enable_coherent_read

TRUE

FALSE

使能或禁用一致性读取功能。
  • 默认值为FALSE
enable_force_to_zero

TRUE

FALSE

使能或禁用Force-to-Zero功能。
  • 默认值为FALSE
width_eccencparity 8 eccencparity信号的宽度。
optimization_option

AUTO

指定如何优化RAM模块。
  • 如果选择了AUTO,那么fitter指定RAM模块是处于High_Speed模式还是Low_Power模式。
  • 选择High_Speed或者Low_Power后, RAM模块类型必须是M20K。