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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.2.4. eSRAM Intel® FPGA IP仿真演练
IOPLL包含在eSRAM Intel® FPGA IP core中,驱动其时钟域进行操作。在开始仿真前,测试台应该等待IOPLL被锁定以确保进入到eSRAM的时钟总是稳定的。在等待IOPLL锁定期间,由于不稳定的时钟频率,eSRAM将不会正常运行。在硬件中,测试台不需要检查IOPLL锁定信号,因为IOPLL锁定信号在配置阶段被置位,由固件来处理。仅在软件仿真中需要执行IOPLL锁定等待。
您可以检查eSRAM IP设计中的输出端口iopll_lock2core的LOCK信号。仿真只能在iopll_lock2core信号从LOW变成HIGH之后开始。
注: 仿真开始前,您必须提供足够的延迟(例如10 us)以使时钟在eSRAM的IOPLL锁定后(iopll_lock2core信号从LOW变为HIGH)能够足够稳定。