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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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4.4.3. 性能考量
更宽的FIFO是使用这些构建模块的多个窄实例或者一个宽实例来实现的。您可以基于经验数据或者通过参数进行选择。
在FIFO2 Intel® FPGA IP core中,Fmax具有比延迟更高的优先权。要实现目标Fmax,设计将在必要时被管道化(piped)。请使用以下估计的管道阶段(或延迟)作为指导:
操作 | 估计的管道阶段(延迟) |
---|---|
写入存储的可用数据 | ~2读时钟 |
写入指针二进制到格雷码转换 | ~2读时钟 |
写入指针交叉读取逻辑 | ~4读时钟 |
写入指针格雷码到二进制转换 | ~2读时钟 |
写指针和读指针比较结果 | ~2读时钟 |
用户读可用数据 | ~6读时钟 |