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2.1. Intel® Stratix® 10嵌入式存储器模块中的字节使能(Byte Enable)
2.2. 地址时钟使能支持
2.3. 异步清零和同步清零
2.4. 存储模块错误纠正编码支持
2.5. Force-to-Zero
2.6. Coherent(一致性)读存储器
2.7. 冻结逻辑(Freeze logic)
2.8. 真双端口双时钟仿真器
2.9. Intel® Stratix® 10支持的嵌入式存储器IP内核
2.10. Intel® Stratix® 10嵌入式存储器时钟模式
2.11. Intel® Stratix® 10嵌入式存储器配置
2.12. 读和写地址寄存器的初始值
4.3.1. 配置方法
4.3.2. 规范
4.3.3. FIFO功能时序要求
4.3.4. SCFIFO ALMOST_EMPTY功能时序
4.3.5. FIFO输出状态标记和延迟
4.3.6. FIFO亚稳性保护及相关选项
4.3.7. FIFO同步清零和异步清零影响
4.3.8. SCFIFO和DCFIFO Show-Ahead模式
4.3.9. 不同的输入和输出宽度
4.3.10. DCFIFO时序约束设置
4.3.11. 手动例化的编码实例
4.3.12. 设计实例
4.3.13. 时钟域交叉上的格雷码计数器传输(Gray-Code Counter Transfer at the Clock Domain Crossing)
4.3.14. 嵌入式存储器ECC功能指南
4.3.15. FIFO Intel® FPGA IP参数
4.3.16. 复位方案(reset scheme)
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2.6.1. 转发逻辑(Forwarding Logic)
在流水线中,可以使用转发逻辑来执行数据转发以减少指令周期。
通过使用Coherent读功能和转发逻辑,您可以连贯读出数据,在数据内容之上执行操作(算术或逻辑或两者),并在单个时钟周期内将数据写回同一存储器位置。
图 11. 包含简化的Coherent读存储器电路的转发逻辑实例
图 12. M20K模块的输出未寄存时的流水线波形 此图显示了读使能信号(rden)为高电平时的流水线波形。
图 13. M20K模块的输出寄存时的流水线波形此图显示了写使能信号(wren)为高电平时的流水线波形。
通过使能Coherent读功能和实现转发逻辑,M20K模块的输出可以是寄存的也可以是未寄存的。如要在M20K模块的硬件边界内匹配Coherent电路的延迟,您需要手动将额外的流水线寄存器添加到wren和wraddress路径上,如下表所示:
输出寄存器 | wren和wraddress上的额外流水线寄存器 |
---|---|
未寄存(Unregistered) | 0 |
已寄存(Registered) | 1 |