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1.1. Stratix 10 MX器件
1.2. Stratix 10 MX器件的创新
1.3. Stratix 10 MX功能总结
1.4. Stratix 10 MX结构图
1.5. Stratix 10 MX系列计划
1.6. 异构3D堆栈式HBM2 DRAM存储器
1.7. HyperFlex内核体系结构
1.8. 异构3D SiP收发器Tile
1.9. Stratix 10 MX收发器
1.10. PCI Express Gen1/Gen2/Gen3硬核IP
1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP
1.12. 10G以太网硬核IP
1.13. Interlaken PCS硬核IP
1.14. 外部存储器和通用I/O
1.15. 自适应逻辑模块(ALM)
1.16. 内核时钟
1.17. 小数分频综合PLL和I/O PLL
1.18. 内部嵌入式存储器
1.19. 精度可调DSP模块
1.20. 硬核处理器系统(HPS)
1.21. 电源管理
1.22. 器件配置和安全器件管理器(SDM)
1.23. 器件安全
1.24. 使用PCI Express的通过协议配置
1.25. 部分和动态重配置
1.26. 快进编译(Fast Forward Compile)
1.27. 单粒子翻转(SEU)检错和纠错
1.28. 文件修订历史
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1.27. 单粒子翻转(SEU)检错和纠错
Intel® Stratix® 10 MX器件提供强大的SEU错误检测和纠正电路。该检测和纠正电路包括对Configuration RAM (CRAM)编程位和用户存储器的保护。CRAM受一个连续运行的奇偶校验检查电路保护,该电路集成了ECC,自动纠正1位或2位错误并检查高阶多位错误。
CRAM阵列的物理布局经过优化使大多数多比特翻转(multi-bit upsets)显示为独立的单比特或双比特错误,集成的CRAM ECC电路对这些独立的单比特或双比特错误进行自动纠正。除了CRAM保护,用户存储器还包括集成的ECC电路,并对错误检测和纠正进行了布局优化。
SEU错误检测和纠正硬件受到软核IP以及 Intel® Quartus® Prime软件的支持,以提供一个完整的SEU缓解解决方案。完整解决方案的组件包括:
- 对CRAM和用户eSRAM和M20K存储器模块的硬核错误检测和纠正
- 存储器单元的物理布局经过优化使SEU的可能性降到最低
- 敏感度处理软核IP,报告CRAM翻转影响使用过的位还是未使用的位
- Intel® Quartus® Prime软件支持的故障注入软核IP,更改CRAM位的状态以用于测试目的
- Intel® Quartus® Prime软件中的层次结构标记
- 三模冗余(TMR),用于安全器件管理器和关键的片上状态机
除了以上列出的SEU缓解功能,用于 Intel® Stratix® 10 MX器件的Intel 14-nm三栅极工艺技术是基于FinFET晶体管的,与传统的平面型晶体管相比,FinFET晶体管具有更低的SEU易感性。