Intel® Stratix® 10 MX (DRAM系统级封装)器件概述

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ID 683149
日期 2/27/2018
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1. Stratix 10 MX (DRAM系统级封装)器件概述
1. Stratix 10 MX (DRAM系统级封装)器件概述 x
1.1. Stratix 10 MX器件 1.2. Stratix 10 MX器件的创新 1.3. Stratix 10 MX功能总结 1.4. Stratix 10 MX结构图 1.5. Stratix 10 MX系列计划 1.6. 异构3D堆栈式HBM2 DRAM存储器 1.7. HyperFlex内核体系结构 1.8. 异构3D SiP收发器Tile 1.9. Stratix 10 MX收发器 1.10. PCI Express Gen1/Gen2/Gen3硬核IP 1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP 1.12. 10G以太网硬核IP 1.13. Interlaken PCS硬核IP 1.14. 外部存储器和通用I/O 1.15. 自适应逻辑模块(ALM) 1.16. 内核时钟 1.17. 小数分频综合PLL和I/O PLL 1.18. 内部嵌入式存储器 1.19. 精度可调DSP模块 1.20. 硬核处理器系统(HPS) 1.21. 电源管理 1.22. 器件配置和安全器件管理器(SDM) 1.23. 器件安全 1.24. 使用PCI Express的通过协议配置 1.25. 部分和动态重配置 1.26. 快进编译(Fast Forward Compile) 1.27. 单粒子翻转(SEU)检错和纠错 1.28. 文件修订历史
1.5. Stratix 10 MX系列计划 x
1.5.1. 可用选项
1.9. Stratix 10 MX收发器 x
1.9.1. PMA功能 1.9.2. PCS功能
1.20. 硬核处理器系统(HPS) x
1.20.1. Stratix 10 MX HPS的主要功能：
1. Stratix 10 MX (DRAM系统级封装)器件概述

1.12. 10G以太网硬核IP

Intel® Stratix® 10 MX器件包括IEEE 802.3 10-Gbps以太网(10GbE)兼容的10GBASE-R PCS和PMA硬核IP。可扩展的10GbE硬核IP支持多个独立的10GbE端口，而同时对所有的10GBASE-R PCS实例使用单个PLL，从而节省了内核逻辑资源和时钟网络。

与需要一个外部XAUI-to-10G PHY的10 GbE Attachment Unit Interface (XAUI)接口相比，集成的串行收发器简化了多端口10GbE系统。此外，集成的收发器采用信号调理电路，这使能了与标准10G XFP和SFP+可插拔光模块的直接连接。收发器还支持背板以太网应用，并且包括一个硬核10GBASE-KR / 40GBASE-KR4前向纠错(FEC)电路，可用于10G以及40G应用。集成的10G以太网硬核IP和10G收发器节省了外部PHY的成本、电路板空间和系统电源。10G以太网PCS硬核IP和10GBASE-KR FEC存在于每个收发器通道中。

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