Intel® Stratix® 10 MX (DRAM系统级封装)器件概述

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日期 2/27/2018
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1. Stratix 10 MX (DRAM系统级封装)器件概述
1. Stratix 10 MX (DRAM系统级封装)器件概述 x
1.1. Stratix 10 MX器件 1.2. Stratix 10 MX器件的创新 1.3. Stratix 10 MX功能总结 1.4. Stratix 10 MX结构图 1.5. Stratix 10 MX系列计划 1.6. 异构3D堆栈式HBM2 DRAM存储器 1.7. HyperFlex内核体系结构 1.8. 异构3D SiP收发器Tile 1.9. Stratix 10 MX收发器 1.10. PCI Express Gen1/Gen2/Gen3硬核IP 1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP 1.12. 10G以太网硬核IP 1.13. Interlaken PCS硬核IP 1.14. 外部存储器和通用I/O 1.15. 自适应逻辑模块(ALM) 1.16. 内核时钟 1.17. 小数分频综合PLL和I/O PLL 1.18. 内部嵌入式存储器 1.19. 精度可调DSP模块 1.20. 硬核处理器系统(HPS) 1.21. 电源管理 1.22. 器件配置和安全器件管理器(SDM) 1.23. 器件安全 1.24. 使用PCI Express的通过协议配置 1.25. 部分和动态重配置 1.26. 快进编译(Fast Forward Compile) 1.27. 单粒子翻转(SEU)检错和纠错 1.28. 文件修订历史
1.5. Stratix 10 MX系列计划 x
1.5.1. 可用选项
1.9. Stratix 10 MX收发器 x
1.9.1. PMA功能 1.9.2. PCS功能
1.20. 硬核处理器系统(HPS) x
1.20.1. Stratix 10 MX HPS的主要功能：
1. Stratix 10 MX (DRAM系统级封装)器件概述

1.25. 部分和动态重配置

部分重配置支持对部分FPGA进行重配置，而其它部分仍然能够继续运行。 当系统的正常运行时间至关重要时，该功能是必需的，因为它能够在不中断服务的情况下进行更新和调整功能性。

除了降低功耗和成本，由于不再需要将不同时操作的功能布局在FPGA中，因此部分重配置也增加了有效逻辑密度。取而代之的是，这些功能可以存储在外部存储器中，并根据需要加载。通过允许单一FPGA上有多个应用而降低了所需FPGA的大小，从而节省了电路板空间并降低了功耗。部分重配置建立在 Intel® Quartus® Prime设计软件中已验证增量式编译设计流程中的顶层。

Intel® Stratix® 10 MX器件的动态重配置支持在通道至通道的基础上动态地更改收发器数据速率、协议和模拟设置，并且能够保持相邻收发器通道上的数据传输。动态重配置非常适用于那些要求即时多协议支持或者多速率支持的应用。收发器中的PMA和PCS模块都能够使用这种技术进行重配置。收发器的动态重配置可与FPGA的部分重配置一起使用，以同时使能内核和收发器的部分重配置。

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