Intel® Stratix® 10 MX (DRAM系统级封装)器件概述

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ID 683149
日期 2/27/2018
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1. Stratix 10 MX (DRAM系统级封装)器件概述
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1.1. Stratix 10 MX器件 1.2. Stratix 10 MX器件的创新 1.3. Stratix 10 MX功能总结 1.4. Stratix 10 MX结构图 1.5. Stratix 10 MX系列计划 1.6. 异构3D堆栈式HBM2 DRAM存储器 1.7. HyperFlex内核体系结构 1.8. 异构3D SiP收发器Tile 1.9. Stratix 10 MX收发器 1.10. PCI Express Gen1/Gen2/Gen3硬核IP 1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP 1.12. 10G以太网硬核IP 1.13. Interlaken PCS硬核IP 1.14. 外部存储器和通用I/O 1.15. 自适应逻辑模块(ALM) 1.16. 内核时钟 1.17. 小数分频综合PLL和I/O PLL 1.18. 内部嵌入式存储器 1.19. 精度可调DSP模块 1.20. 硬核处理器系统(HPS) 1.21. 电源管理 1.22. 器件配置和安全器件管理器(SDM) 1.23. 器件安全 1.24. 使用PCI Express的通过协议配置 1.25. 部分和动态重配置 1.26. 快进编译(Fast Forward Compile) 1.27. 单粒子翻转(SEU)检错和纠错 1.28. 文件修订历史
1.5. Stratix 10 MX系列计划 x
1.5.1. 可用选项
1.9. Stratix 10 MX收发器 x
1.9.1. PMA功能 1.9.2. PCS功能
1.20. 硬核处理器系统(HPS) x
1.20.1. Stratix 10 MX HPS的主要功能：
1. Stratix 10 MX (DRAM系统级封装)器件概述

1.3. Stratix 10 MX功能总结

表 2.   Intel® Stratix® 10 MX器件功能

功能

说明

内核处理技术
  • 14-nm Intel三栅极(FinFET)处理技术
  • SmartVoltage ID控制标准VCC选项

低功耗串行收发器
  • 最多有96个收发器可用
  • 1 Gbps至56 Gbps PAM-4 / 30 Gbps NRZ的连续操作范围
  • 背板支持高达56 Gbps PAM-4 / 30 Gbps NRZ
  • 通过过采样扩展范围降至125 Mbps
  • 具有用户可配置小数分频综合能力的ATX发送PLL (ATX transmit PLL)
  • XFP、SFP+、QSFP/QSFP28、CFP/CFP2/CFP4光模块支持
  • 自适应线性和判决反馈均衡
  • 发送预加重和去加重
  • 单独收发器通道的动态部分重配置
  • 片上仪器(Eye Viewer非侵入性数据眼图监控)

通用I/O
  • 最多656个GPIO可用
  • 1.6 Gbps LVDS — 每对可以配置成输入或输出
  • 1333 MHz/2666 Mbps DDR4外部存储器接口
  • 1067 MHz/2133 Mbps DDR3外部存储器接口
  • 1.2 V to 3.0 V单端LVCMOS/LVTTL接口
  • 片上匹配(OCT)

嵌入式硬核IP

  • 四核64-bit ARM® Cortex®-A53处理器(选择器件)
  • PCIe Gen1/Gen2/Gen3完整的协议堆栈、x1/x2/x4/x8/x16终端和根端口
  • 100 GbE MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP
  • DDR4/DDR3/LPDDR3硬核存储控制器(RLDRAM3/QDR II+/QDR IV使用软核存储控制器)
  • 每个器件中多个硬核IP实例化

收发器硬核IP
  • 10GBASE-KR/40GBASE-KR4 FEC
  • 10G以太网PCS
  • PCI Express PIPE接口
  • Interlaken PCS
  • 千兆以太网PCS
  • 通用公共无线接口(CPRI) PCS的确定性延迟支持
  • 千兆位被动光纤网路(GPON) PCS的快速锁定时间支持
  • 8B/10B、64B/66B、64B/67B编码器和解码器
  • 专有协议的定制模式支持

功耗管理

  • SmartVoltage ID控制的标准VCC选项
  • Intel® Quartus® Prime Pro Edition集成的功耗分析

高性能单片内核架构

  • HyperFlex内核体系结构，包括整个互连布线的超级寄存器(Hyper-Register)以及所有功能模块的输入
  • 单片架构可以最小化编译时间，并且提高逻辑利用率
  • 增强型自适应逻辑模块(ALM)
  • 改善了多轨布线体系结构可以减少阻塞，并且缩短编译时间
  • 具有可编程时钟树综合的分层内核时钟体系结构
  • 精细粒度部分重配置

内部储存器模块

  • 具有硬核ECC支持的eSRAM - 45-Mbit
  • M20K — 具有硬核ECC支持的20-Kbit
  • MLAB — 640-bit分配的LUTRAM

精度可调DSP模块
  • IEEE 754兼容的硬核单精度浮点功能
  • 支持信号处理，其精度范围从18x19到最多54x54
  • Native 27x27和18x19复合模式
  • 64-bit累加器和串联用于收缩FIR
  • 内部系数存储器bank
  • 预加法器/减法器提高了效率
  • 额外的流水线寄存器提高了性能并且降低了功耗

锁相环(PLL)
  • 小数分频综合PLL (fPLL)支持小数分频和整数模式
  • 三阶增量总和调制的小数分频模式
  • 精度频率综合
  • 与通用I/O相邻的整数PLL，支持外部存储器和LVDS接口、时钟延迟补偿、零延迟缓冲

内核时钟网络
  • 1 GHz架构时钟
  • 667 MHz外部存储器接口时钟，支持2666 Mbps DDR4接口
  • 800 MHz LVDS接口时钟，支持1600 Mbps LVDS接口
  • 可编程时钟树综合、向后兼容全局、区域和外设时钟网络
  • 时钟树仅进行必要的综合，从而最小化动态功耗

配置
  • 专用的安全器件管理器
  • 软件可编程器件配置
  • 串行和并行闪存接口
  • 通过协议的配置(CvP)使用PCI Express Gen1/Gen2/Gen3
  • 精细粒度部分重配置内核架构
  • 动态重配置收发器和PLL
  • 一整套安全功能，包括AES-256、SHA-256/384和ECDSA-256/384加速器和多因子认证
  • 物理反复制技术(PUF)服务

封装

  • Intel嵌入式多管芯互连桥接(EMIB)封装技术
  • 相同封装面积的多器件密度，支持在不同的器件密度之间的无缝移植
  • 1.0 mm球距FBGA封装
  • 铅和无铅封装选项

软件和工具
  • 使用新编译器和Hyper-Aware设计流程的 Intel® Quartus® Prime Pro Edition设计套件
  • 快速前进编译器支持HyperFlex体系结构性能的探索
  • 收发器工具包
  • Platform Designer系统集成工具
  • DSP Builder高级模块
  • OpenCL™支持
  • SoC嵌入式设计套件(EDS)
表 3.   Intel® Stratix® 10 MX HPS功能
SoC 子系统 功能 说明
硬核处理器系统 多处理器单元(MPU)内核
  • 四核ARM Cortex-A53 MPCore处理器，具有ARM CoreSight调试和追踪技术
  • 标量浮点单元支持单双精度
  • 每个处理器的ARM NEON媒体处理引擎
系统控制器
  • 系统存储器管理单元(SMMU)
  • 高速缓存一致性单元(CCU)
Layer 1高速缓存
  • 带有奇偶校验的32 KB L1指令高速缓存
  • 带有ECC的32 KB L1数据高速缓存
Layer 2高速缓存
  • 带有ECC的1 MB共享L2高速缓存
片上存储器
  • 256 KB片上RAM
直接存储器访问(DMA)控制器
  • 8通道DMA
以太网介质访问控制器(EMAC)
  • 集成DMA的3个10/100/1000 EMAC
USB处于生产过程(On-The-Go)控制器(OTG)
  • 集成DMA的2个USB OTG
UART控制器
  • 可兼容16550的2个UART
串行外设接口(SPI)控制器
  • 4个SPI
I 2C控制器
  • 5个I2C控制器
SD/SDIO/MMC控制器
  • 含有DMA和CE-ATA支持的1个eMMC 4.5
NAND闪存控制器
  • 1个ONFI 1.0或者更高版本的8和16位支持
通用I/O (GPIO)
  • 最多48个软件可编程的GPIO
计时器
  • 4个通用计时器
  • 4个看门狗计时器
安全
  • 安全启动
  • 高级加密标准(AES)和认证(SHA/ECDSA)
外部存储器接口 外部存储器接口
  • DDR4和DDR3的硬核存储控制器
二级标题