仅对英特尔可见 — GUID: joc1432141397303
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1.1. Stratix 10 MX器件
1.2. Stratix 10 MX器件的创新
1.3. Stratix 10 MX功能总结
1.4. Stratix 10 MX结构图
1.5. Stratix 10 MX系列计划
1.6. 异构3D堆栈式HBM2 DRAM存储器
1.7. HyperFlex内核体系结构
1.8. 异构3D SiP收发器Tile
1.9. Stratix 10 MX收发器
1.10. PCI Express Gen1/Gen2/Gen3硬核IP
1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP
1.12. 10G以太网硬核IP
1.13. Interlaken PCS硬核IP
1.14. 外部存储器和通用I/O
1.15. 自适应逻辑模块(ALM)
1.16. 内核时钟
1.17. 小数分频综合PLL和I/O PLL
1.18. 内部嵌入式存储器
1.19. 精度可调DSP模块
1.20. 硬核处理器系统(HPS)
1.21. 电源管理
1.22. 器件配置和安全器件管理器(SDM)
1.23. 器件安全
1.24. 使用PCI Express的通过协议配置
1.25. 部分和动态重配置
1.26. 快进编译(Fast Forward Compile)
1.27. 单粒子翻转(SEU)检错和纠错
1.28. 文件修订历史
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1.8. 异构3D SiP收发器Tile
Intel® Stratix® 10 MX器件具有高能效,高带宽和低延迟收发器的功能。收发器在异构3D系统级封装(SiP)收发器tile中实现,每个包含24个全双工收发器通道。除了提供高性能收发器解决方案来满足当前的连接需要,随着数据速率、调制方案和协议IP的演变,这也将支持未来的灵活性和可扩展性。
图 11. 单片内核架构、异构3D SiP收发器Tile、堆栈式HBM2 DRAM存储器
每个收发器tile包含:
- 24个全双工收发器通道(PMA和PCS)
- 参考时钟分配网络
- 发送PLL
- 高速时钟和绑定网络
- PCI Express、100G以太网MAC、100G Reed-Solomon FEC和KP-FEC硬核IP
图 12. 异构3D SiP收发器Tile体系结构