Intel® Stratix® 10 MX (DRAM系统级封装)器件概述

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ID 683149
日期 2/27/2018
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1. Stratix 10 MX (DRAM系统级封装)器件概述
1. Stratix 10 MX (DRAM系统级封装)器件概述 x
1.1. Stratix 10 MX器件 1.2. Stratix 10 MX器件的创新 1.3. Stratix 10 MX功能总结 1.4. Stratix 10 MX结构图 1.5. Stratix 10 MX系列计划 1.6. 异构3D堆栈式HBM2 DRAM存储器 1.7. HyperFlex内核体系结构 1.8. 异构3D SiP收发器Tile 1.9. Stratix 10 MX收发器 1.10. PCI Express Gen1/Gen2/Gen3硬核IP 1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP 1.12. 10G以太网硬核IP 1.13. Interlaken PCS硬核IP 1.14. 外部存储器和通用I/O 1.15. 自适应逻辑模块(ALM) 1.16. 内核时钟 1.17. 小数分频综合PLL和I/O PLL 1.18. 内部嵌入式存储器 1.19. 精度可调DSP模块 1.20. 硬核处理器系统(HPS) 1.21. 电源管理 1.22. 器件配置和安全器件管理器(SDM) 1.23. 器件安全 1.24. 使用PCI Express的通过协议配置 1.25. 部分和动态重配置 1.26. 快进编译(Fast Forward Compile) 1.27. 单粒子翻转(SEU)检错和纠错 1.28. 文件修订历史
1.5. Stratix 10 MX系列计划 x
1.5.1. 可用选项
1.9. Stratix 10 MX收发器 x
1.9.1. PMA功能 1.9.2. PCS功能
1.20. 硬核处理器系统(HPS) x
1.20.1. Stratix 10 MX HPS的主要功能：
1. Stratix 10 MX (DRAM系统级封装)器件概述

1.1. Stratix 10 MX器件

除了可以在单封装中提供高达512千兆字节的3D堆栈式HBM2 DRAM存储器带宽， Intel® Stratix® 10 MX器件还提供高达1 GHz内核架构性能，以及在单片架构中包含多达210万个LE。它们在独立的收发器tile上还具有多达96个通用收发器和2666 Mbps的DDR4外部存储器接口性能。双模式收发器能够为短距离和背板驱动应用提供高达56 Gbps数据速率的PAM-4 / 30 Gbps NRZ。基于应用级四核64-bit ARM® Cortex®-A53，选择包含嵌入式硬核处理器系统(HPS)的器件，在高达1.5 GHz的时钟速率上运行。

这些器件针对要求最高存储器和收发器带宽，以及最高内核架构性能的FPGA应用进行了优化，并且具有业界领先的Intel 14-nm三栅极处理技术的功耗效率。

高性能单片FPGA架构是基于新的HyperFlex内核体系结构，包括整个互连布线所有额外的超级寄存器(Hyper-Register)以及所有功能模块的输入。内核架构也包含嵌入式逻辑阵列，利用Intel适应逻辑模块(ALM)和一套丰富多样的高性能构建模块，包括：

  • eSRAM (45 Mbit)嵌入式存储器模块
  • M20K (20 kbit)嵌入式存储器模块
  • IEEE 754兼容硬核浮点的精度可调DSP模块
  • 小数分频综合和整数PLL
  • 硬核存储控制器和外部存储器接口的PHY
  • 通用I/O单元

要对这些构建模块提供时钟， Intel® Stratix® 10 MX器件使用可编程时钟树综合，即使用专用的时钟树布线仅对应用所要求的那些时钟树进行综合。所有器件支持对逻辑阵列进行在系统、精细粒度部分重配置，在操作的同时可以从系统中添加和减去逻辑。高速串行收发器包含物理介质附加子层(PMA)和物理编码子层(PCS)，可被用于实现各种工业标准和专有协议。除了硬核PCS， Intel® Stratix® 10 MX器件还包含硬核PCI Express® IP，可支持以Gen1/Gen2/Gen3速率在x1/x2/x4/x8/x16通道进行配置，以及100G以太网MAC、100G Reed-Solomon FEC和KP-FEC硬核IP，这些节省了可观的内核逻辑资源和功耗，并且提高了生产率。

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