Intel® Stratix® 10 MX (DRAM系统级封装)器件概述

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ID 683149
日期 2/27/2018
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1. Stratix 10 MX (DRAM系统级封装)器件概述
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1.1. Stratix 10 MX器件 1.2. Stratix 10 MX器件的创新 1.3. Stratix 10 MX功能总结 1.4. Stratix 10 MX结构图 1.5. Stratix 10 MX系列计划 1.6. 异构3D堆栈式HBM2 DRAM存储器 1.7. HyperFlex内核体系结构 1.8. 异构3D SiP收发器Tile 1.9. Stratix 10 MX收发器 1.10. PCI Express Gen1/Gen2/Gen3硬核IP 1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP 1.12. 10G以太网硬核IP 1.13. Interlaken PCS硬核IP 1.14. 外部存储器和通用I/O 1.15. 自适应逻辑模块(ALM) 1.16. 内核时钟 1.17. 小数分频综合PLL和I/O PLL 1.18. 内部嵌入式存储器 1.19. 精度可调DSP模块 1.20. 硬核处理器系统(HPS) 1.21. 电源管理 1.22. 器件配置和安全器件管理器(SDM) 1.23. 器件安全 1.24. 使用PCI Express的通过协议配置 1.25. 部分和动态重配置 1.26. 快进编译(Fast Forward Compile) 1.27. 单粒子翻转(SEU)检错和纠错 1.28. 文件修订历史
1.5. Stratix 10 MX系列计划 x
1.5.1. 可用选项
1.9. Stratix 10 MX收发器 x
1.9.1. PMA功能 1.9.2. PCS功能
1.20. 硬核处理器系统(HPS) x
1.20.1. Stratix 10 MX HPS的主要功能：
1. Stratix 10 MX (DRAM系统级封装)器件概述

1.2. Stratix 10 MX器件的创新

与上一代高性能Stratix V FPGA相比， Intel® Stratix® 10 MX器件有许多重大的改进。

表 1.  与Stratix V器件相比， Intel® Stratix® 10 MX器件的主要功能
功能 Stratix V FPGA Intel® Stratix® 10 MX器件
内核架构处理技术 28-nm TSMC (平面型晶体管) 14 nm Intel三栅极(FinFET)
硬核处理器内核 无 四核64-bit ARM Cortex-A53 (选择器件)
内核体系结构 含有传统互连的传统内核体系结构 互连中含有超级寄存器(Hyper-Register)的HyperFlex内核体系结构
内核性能 500 MHz 1 GHz
功耗 1x 低至0.3x
逻辑密度 952 KLE (单片) 2,100 KLE (单片)
集成3D堆栈式HBM2 DRAM存储器 无 每秒带宽高达16 GB密度 / 512 GByte，含有2个HBM2 DRAM堆栈
嵌入式存储器(eSRAM) 无 90 Mbits
嵌入式存储器(M20K) 52 Mbits 134 Mbits
18x19乘法器 3,926
注： 在Stratix V器件中乘法器是18x18。
7,920
注： Intel® Stratix® 10 MX器件中乘法器是18x19。
浮点DSP功能 最多1个TFLOP，要求软浮点加法器和乘法器 多达6.5个TFLOPS，硬核IEEE 754兼容的单精度浮点加法器和乘法器
最多收发器 66 96
最大收发器数据速率(芯片到芯片) 28.05 Gbps

双模式56 Gbps PAM-4 / 30 Gbps NRZ
最大收发器数据速率(背板) 12.5 Gbps 双模式56 Gbps PAM-4 / 30 Gbps NRZ
硬核存储控制器 无

DDR4 @ 1333 MHz/2666 Mbps

DDR3 @ 1067 MHz/2133 Mbps
硬核协议IP PCIe Gen3 x8

PCIe Gen3 x16

100G以太网MAC、100G Reed-Solomon FEC硬核IP和KP-FEC硬核IP
内核时钟和PLL 小数分频综合fPLL支持的全局、象限和区域时钟 小数分频综合fPLL和整数IO PLL的可编程时钟树综合
寄存器状态回读和回写 不适用 非破坏性的寄存器表明ASIC原型开发和其它应用的回读和回写

这些创新促成下面的改进：

  • 提高了内核逻辑性能：HyperFlex内核体系结构结合Intel三栅极技术，与上一代相比， Intel® Stratix® 10 Mx器件可以实现2倍的内核性能
  • 更低的功耗：与上一代相比， Intel® Stratix® 10 MX器件最多可降低70%的功耗，通过14-nm Intel三栅极技术、HyperFlex内核体系结构以及体系结构中内置的可选功耗节省功能来实现
  • 更高的密度： Intel® Stratix® 10 MX器件提供超过2倍的集成水平，并在单片架构中提供高达210万个逻辑单元(LE)，90 Mbits的嵌入式eSRAM模块，超过134 Mbits的嵌入式M20K存储器模块，以及7,920个18x19乘法器
  • 嵌入式处理：选择采用四核64-bit ARM Cortex-A53处理器的 Intel® Stratix® 10 MX器件，可以优化功耗效率，并且软件可以与上一代Intel SoC兼容
  • 提高了收发器性能：在异构3D SiP收发器tile中实现多达96个收发器通道， Intel® Stratix® 10 MX器件支持高达56 Gbps PAM-4和30 Gbps NRZ的数据速率用于芯片到芯片和背板，驱动信号调节电路能够等量超过30 dB的系统损耗
  • 提高了DSP性能： Intel® Stratix® 10 MX器件的精度可调DSP模块具有硬核定点和浮点功能，而且具有高达6.5个TeraFLOPS IEEE754单精度浮点性能
  • 额外的硬核IP：与上一代器件相比， Intel® Stratix® 10 MX器件含有更多硬核IP模块，其中硬核存储控制器包括，每个bank 48个通用IO、硬核PCS、PCIe Gen3x16完整协议堆栈、100GbE MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP来支持收发器
  • 增强的内核时钟： Intel® Stratix® 10 MX器件具有可编程时钟树综合的功能；该时钟树仅进行必要的综合，这样增加了灵活性，并且降低了时钟解决方案的功耗
  • 额外的内核PLL：整数IO PLL和小数分频综合fPLL都支持 Intel® Stratix® 10 MX器件的内核架构，因此，PLL数量的总数超过了上一代的总和。
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