仅对英特尔可见 — GUID： joc1431448703837
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1.1. Stratix 10 MX器件
1.2. Stratix 10 MX器件的创新
1.3. Stratix 10 MX功能总结
1.4. Stratix 10 MX结构图
1.5. Stratix 10 MX系列计划
1.6. 异构3D堆栈式HBM2 DRAM存储器
1.7. HyperFlex内核体系结构
1.8. 异构3D SiP收发器Tile
1.9. Stratix 10 MX收发器
1.10. PCI Express Gen1/Gen2/Gen3硬核IP
1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP
1.12. 10G以太网硬核IP
1.13. Interlaken PCS硬核IP
1.14. 外部存储器和通用I/O
1.15. 自适应逻辑模块(ALM)
1.16. 内核时钟
1.17. 小数分频综合PLL和I/O PLL
1.18. 内部嵌入式存储器
1.19. 精度可调DSP模块
1.20. 硬核处理器系统(HPS)
1.21. 电源管理
1.22. 器件配置和安全器件管理器(SDM)
1.23. 器件安全
1.24. 使用PCI Express的通过协议配置
1.25. 部分和动态重配置
1.26. 快进编译(Fast Forward Compile)
1.27. 单粒子翻转(SEU)检错和纠错
1.28. 文件修订历史
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1.16. 内核时钟
Intel® Stratix® 10 MX器件中的内核时钟使用可编程时钟树综合。
这种技术使用专用的时钟树布线和切换电路，支持 Intel® Quartus® Prime软件创建您设计所需要的时钟树。时钟树综合最小化时钟树插入延迟，降低了时钟树中的动态功耗，在保持与旧的全局时钟方案和局域时钟方案向后兼容的同时实现了内核更大的时钟灵活性。
Intel® Stratix® 10 MX器件中的内核时钟网络支持时钟速率高达1 GHz的新的HyperFlex内核体系结构。它也支持高达2666 Mbps (1/4速率传输到内核)的硬核存储控制器。内核时钟网络受到专用时钟输入管脚、小数分频时钟综合PLL和整数I/O PLL的支持。