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1.1. Stratix 10 MX器件
1.2. Stratix 10 MX器件的创新
1.3. Stratix 10 MX功能总结
1.4. Stratix 10 MX结构图
1.5. Stratix 10 MX系列计划
1.6. 异构3D堆栈式HBM2 DRAM存储器
1.7. HyperFlex内核体系结构
1.8. 异构3D SiP收发器Tile
1.9. Stratix 10 MX收发器
1.10. PCI Express Gen1/Gen2/Gen3硬核IP
1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP
1.12. 10G以太网硬核IP
1.13. Interlaken PCS硬核IP
1.14. 外部存储器和通用I/O
1.15. 自适应逻辑模块(ALM)
1.16. 内核时钟
1.17. 小数分频综合PLL和I/O PLL
1.18. 内部嵌入式存储器
1.19. 精度可调DSP模块
1.20. 硬核处理器系统(HPS)
1.21. 电源管理
1.22. 器件配置和安全器件管理器(SDM)
1.23. 器件安全
1.24. 使用PCI Express的通过协议配置
1.25. 部分和动态重配置
1.26. 快进编译(Fast Forward Compile)
1.27. 单粒子翻转(SEU)检错和纠错
1.28. 文件修订历史
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1.15. 自适应逻辑模块(ALM)
Intel® Stratix® 10 MX器件使用一个与上一代Arria 10和Stratix V FPGA类似的自适应逻辑模块(ALM),以支持逻辑功能的高效实现和器件之间轻松的IP转换。
下面的ALM结构图中有8个输入,1个分段式查找表(LUT),2个专用嵌入式加法器和4个专用寄存器。
图 15. ALM结构图
ALM的主要特性和功能包括:
- 高寄存器数,每8输入分段式LUT有4个寄存器,与新的HyperFlex体系结构协同操作,使 Intel® Stratix® 10 MX器件能够以极高的内核逻辑利用率最大化内核性能
- 实现选择7输入逻辑功能,所有6输入逻辑功能和2个独立功能,包括更小的LUT尺寸(例如两个独立的4输入LUT),从而优化内核逻辑利用率
Intel® Quartus® Prime软件采用ALM逻辑结构来实现最高的性能,最佳的逻辑利用率和最少的编译次数。 Intel® Quartus® Prime软件自动将旧设计映射到 Intel® Stratix® 10 MX ALM体系结构,从而简化了设计重用。