Intel® Stratix® 10 MX (DRAM系统级封装)器件概述

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ID 683149
日期 2/27/2018
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1. Stratix 10 MX (DRAM系统级封装)器件概述
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1.1. Stratix 10 MX器件 1.2. Stratix 10 MX器件的创新 1.3. Stratix 10 MX功能总结 1.4. Stratix 10 MX结构图 1.5. Stratix 10 MX系列计划 1.6. 异构3D堆栈式HBM2 DRAM存储器 1.7. HyperFlex内核体系结构 1.8. 异构3D SiP收发器Tile 1.9. Stratix 10 MX收发器 1.10. PCI Express Gen1/Gen2/Gen3硬核IP 1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP 1.12. 10G以太网硬核IP 1.13. Interlaken PCS硬核IP 1.14. 外部存储器和通用I/O 1.15. 自适应逻辑模块(ALM) 1.16. 内核时钟 1.17. 小数分频综合PLL和I/O PLL 1.18. 内部嵌入式存储器 1.19. 精度可调DSP模块 1.20. 硬核处理器系统(HPS) 1.21. 电源管理 1.22. 器件配置和安全器件管理器(SDM) 1.23. 器件安全 1.24. 使用PCI Express的通过协议配置 1.25. 部分和动态重配置 1.26. 快进编译(Fast Forward Compile) 1.27. 单粒子翻转(SEU)检错和纠错 1.28. 文件修订历史
1.5. Stratix 10 MX系列计划 x
1.5.1. 可用选项
1.9. Stratix 10 MX收发器 x
1.9.1. PMA功能 1.9.2. PCS功能
1.20. 硬核处理器系统(HPS) x
1.20.1. Stratix 10 MX HPS的主要功能：
1. Stratix 10 MX (DRAM系统级封装)器件概述

1.5. Stratix 10 MX系列计划

表 4.   Intel® Stratix® 10 MX系列计划 — FPGA内核(第1部分)

Intel® Stratix® 10 MX器件名称

逻辑单元(KLE)

eSRAM模块 eSRAM Mbits

M20K模块

M20K Mbits

MLAB计数

MLAB Mbits

18x19乘法器1

HPS四核
MX 1100 1092 1 45 4,401 86 9,540 6 5,040 Yes
MX 1650 1679 2 90 6,162 120 14,230 9 6,652 —
MX 2100 2073 2 90 6,847 134 17,568 11 7,920 —
表 5.   Intel® Stratix® 10 MX系列计划 — 互连、PLL、硬核IP和HBM2 (第2部分)

Intel® Stratix® 10 MX器件名称

互连 PLL 硬核IP HBM2 Tile的布局
最大化GPIO 最大公XCVR fPLL I/O PLL PCIe硬核IP模块 100GbE MAC 带宽(GByte/s) 密度(GB)

MX 1100

 448 48 16 15 2 2 208 3.25 1
MX 1650 656 96 32 14 4 4 512 8 3
MX 1650 656 96 32 14 4 4 512 16 4
MX 1650 584 96 32 14 1 13 512 8 5
MX 2100 640 48 32 14 2 2 512 8 2
MX 2100 656 96 32 14 4 4 512 8 3
MX 2100 656 96 32 14 4 4 512 16 4
MX 2100 584 96 32 14 1 13 512 8 5

表 6.   Intel® Stratix® 10 MX封装计划单元图例：通用I/O、高电平I/O、LVDS对、收发器、HBM2密度千兆字节、HBM2带宽千兆字节、tile布局2 3 4 5 6

Stratix 10 MX器件名称

F1760

NF43

(42.5x42.5 mm2)

F2597

NF53/UF53

(52.5x52.5 mm2)

F2912

UF55

(55x55 mm2)

MX 1100

448, 16, 216, 48

3.25, 208, tile布局1

 N/A N/A
MX 2100 N/A

640, 16, 312, 48

8, 512, tile布局2

 N/A
MX 1650 N/A

656, 32, 312, 96

8, 512, tile布局3

584, 8, 288, 96

8, 512, tile布局5
MX 2100 N/A

656, 32, 312, 96

8, 512, tile布局3

584, 8, 288, 96

8, 512, tile布局5
MX 1650 N/A

656, 32, 312, 96

16, 512, tile布局4

 N/A
MX 2100 N/A

656, 32, 312, 96

16, 512, tile布局4

 N/A
图 2. Tile布局1：2个H-Tile (48个收发器通道)和1个HBM2的 Intel® Stratix® 10 MX器件
图 3. Tile布局2：2个H-Tile (48个收发器通道)和2个HBM2的 Intel® Stratix® 10 MX器件
图 4. Tile布局3：4个H-Tile (96个收发器通道)和2个4-GByte HBM2的 Intel® Stratix® 10 MX器件
图 5. Tile布局4：4个H-Tile (96个收发器通道)和2个8-GByte HBM2的 Intel® Stratix® 10 MX器件
图 6. Tile布局5：3个E-Tile、1个H-Tile (96个收发器通道)和2个HBM2的 Intel® Stratix® 10 MX器件
1 27x27乘法器的数量是18x19乘法器数量的一半。
2 所有的封装都是1.0 mm间距的球状栅极阵列。
3 高电压I/O管脚用于3 V和2.5 V接口。
4 每对LVDS可被配置成差分输入或差分输出。
5 高电压I/O管脚和LVDS包括在通用I/O计数中。收发器则是分开计数。
6 每列封装对所有器件的列都提供管脚移植(通用电路板占用空间)。
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