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1.1. Stratix 10 MX器件
1.2. Stratix 10 MX器件的创新
1.3. Stratix 10 MX功能总结
1.4. Stratix 10 MX结构图
1.5. Stratix 10 MX系列计划
1.6. 异构3D堆栈式HBM2 DRAM存储器
1.7. HyperFlex内核体系结构
1.8. 异构3D SiP收发器Tile
1.9. Stratix 10 MX收发器
1.10. PCI Express Gen1/Gen2/Gen3硬核IP
1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP
1.12. 10G以太网硬核IP
1.13. Interlaken PCS硬核IP
1.14. 外部存储器和通用I/O
1.15. 自适应逻辑模块(ALM)
1.16. 内核时钟
1.17. 小数分频综合PLL和I/O PLL
1.18. 内部嵌入式存储器
1.19. 精度可调DSP模块
1.20. 硬核处理器系统(HPS)
1.21. 电源管理
1.22. 器件配置和安全器件管理器(SDM)
1.23. 器件安全
1.24. 使用PCI Express的通过协议配置
1.25. 部分和动态重配置
1.26. 快进编译(Fast Forward Compile)
1.27. 单粒子翻转(SEU)检错和纠错
1.28. 文件修订历史
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1.7. HyperFlex内核体系结构
Intel® Stratix® 10 MX基于单片式内核架构,采用新的HyperFlex内核体系结构功能。与上一代高端FPGA相比,HyperFlex内核体系结构实现了2倍时钟频率性能,其功耗最高可降低70%。随着这一性能突破,HyperFlex内核体系结构提供了许多优势,包括:
- 更高的吞吐量 — 通过采用2倍内核时钟频率性能来实现吞吐量的突破
- 提高功耗效率 — 使用减少的IP大小(由HyperFlex使能)来增强那些之前将多个器件归入到单一器件的设计,因此与上一代器件相比,功耗最高可降低70%
- 更强的设计功能性 — 使用更快的时钟频率来降低总线宽度和减少IP大小,释放更多的FPGA资源以增添更多的功能
- 提高设计人员的工作效率 — 使用Hyper-Aware设计工具提高性能,实现更少的布线拥塞和更少的设计迭代, 对更快速的时序收敛实现更大的时序裕量
除了自适应逻辑模块(ALM)中的传统用户寄存器,HyperFlex内核体系结构在整个FPGA架构的各个地方都引进了额外的可旁路寄存器。这些额外的寄存器称为超级寄存器(Hyper-Registers),位于每个互连布线部分和所有功能模块的输入端。
图 9. 可旁路的超级寄存器(Hyper-Register)
Hyper-Register使能以下关键的设计技术来实现2倍内核性能的提升:
- 精细粒度超级时序重构(Hyper-Retiming),消除关键路径
- 零延迟超级流水线(Hyper-Pipelining),消除布线延迟
- 灵活的超级优化(Hyper-Optimization),实现最佳性能
通过在设计中实现这些技术,Hyper-Aware设计工具会自动使用Hyper-Register来实现最大的内核时钟频率。
图 10. HyperFlex内核体系结构