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1.1. Stratix 10 MX器件
1.2. Stratix 10 MX器件的创新
1.3. Stratix 10 MX功能总结
1.4. Stratix 10 MX结构图
1.5. Stratix 10 MX系列计划
1.6. 异构3D堆栈式HBM2 DRAM存储器
1.7. HyperFlex内核体系结构
1.8. 异构3D SiP收发器Tile
1.9. Stratix 10 MX收发器
1.10. PCI Express Gen1/Gen2/Gen3硬核IP
1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP
1.12. 10G以太网硬核IP
1.13. Interlaken PCS硬核IP
1.14. 外部存储器和通用I/O
1.15. 自适应逻辑模块(ALM)
1.16. 内核时钟
1.17. 小数分频综合PLL和I/O PLL
1.18. 内部嵌入式存储器
1.19. 精度可调DSP模块
1.20. 硬核处理器系统(HPS)
1.21. 电源管理
1.22. 器件配置和安全器件管理器(SDM)
1.23. 器件安全
1.24. 使用PCI Express的通过协议配置
1.25. 部分和动态重配置
1.26. 快进编译(Fast Forward Compile)
1.27. 单粒子翻转(SEU)检错和纠错
1.28. 文件修订历史
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1.21. 电源管理
Intel® Stratix® 10 MX器件采用先进的Intel 14-nm三栅极工艺技术，全新的HyperFlex内核体系结构，实现了超折叠(Hyper-Folding)，电源门控(power gating)和几种可选的降耗技术，与上一代高性能Stratix V器件相比，功耗最多可降低70%。
通过VCC的SmartVoltage ID控制是内核电源的标准选项；每个器件在制造过程中都编进一个代码，使智能电压调节器在保持性能的同时能够在较低的VCC上操作器件。
通过使用新HyperFlex内核体系结构，设计运行速度能达到上一代FPGA的2倍。有了2倍的性能和相同的所需吞吐量，设计人员就能够对数据通路宽度进行减半以节省电能。这种优化称为超折叠(Hyper-Folding)。此外，电源门控(power gating)通过下电FPGA中未使用的资源来降低它们的静态功耗。 Intel® Quartus® Prime软件在配置期间自动对诸如DSP和M20K门控的特定的未使用资源进行断电。
此外， Intel® Stratix® 10 MX器件具有Intel的业界领先的低功耗收发器，并包括一些硬核IP模块，不仅降低了逻辑资源，与软核实现相比，也实现了显著节能。一般来说，硬核IP模块的功耗要比等同的软核逻辑实现少50％。