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1.1. Stratix 10 MX器件
1.2. Stratix 10 MX器件的创新
1.3. Stratix 10 MX功能总结
1.4. Stratix 10 MX结构图
1.5. Stratix 10 MX系列计划
1.6. 异构3D堆栈式HBM2 DRAM存储器
1.7. HyperFlex内核体系结构
1.8. 异构3D SiP收发器Tile
1.9. Stratix 10 MX收发器
1.10. PCI Express Gen1/Gen2/Gen3硬核IP
1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP
1.12. 10G以太网硬核IP
1.13. Interlaken PCS硬核IP
1.14. 外部存储器和通用I/O
1.15. 自适应逻辑模块(ALM)
1.16. 内核时钟
1.17. 小数分频综合PLL和I/O PLL
1.18. 内部嵌入式存储器
1.19. 精度可调DSP模块
1.20. 硬核处理器系统(HPS)
1.21. 电源管理
1.22. 器件配置和安全器件管理器(SDM)
1.23. 器件安全
1.24. 使用PCI Express的通过协议配置
1.25. 部分和动态重配置
1.26. 快进编译(Fast Forward Compile)
1.27. 单粒子翻转(SEU)检错和纠错
1.28. 文件修订历史
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1.10. PCI Express Gen1/Gen2/Gen3硬核IP
Intel® Stratix® 10 MX器件含有嵌入式PCI Express硬核IP，专为高性能，易用性，新增功能性和设计人员的工作效率而设计。
PCI Express硬核IP包括PHY、数据链路和输出层。它还支持x1/x2/x4/x8/x16通道配置中的PCI Express Gen1/Gen2/Gen3端点和根端口。PCI Express硬核IP能够独立于内核逻辑(自主模式)运行。该功能使PCI Express链路能够在100 ms内完成上电和链路训练，而同时其它器件仍在配置中。硬核IP还提供了附加的功能，更容易支持新兴功能，例如：Single Root I/O Virtualization (SR-IOV)和可选的协议扩展。
PCI Express硬核IP使用错误检查和纠正(ECC)已经改善了端到端(end-to-end)数据通路保护。此外，硬核IP支持Gen1/Gen2/Gen3速率的PCI Express总线上的通过协议的器件配置(CvP)。