Intel® Stratix® 10 MX (DRAM系统级封装)器件概述

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ID 683149
日期 2/27/2018
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1. Stratix 10 MX (DRAM系统级封装)器件概述
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1.1. Stratix 10 MX器件 1.2. Stratix 10 MX器件的创新 1.3. Stratix 10 MX功能总结 1.4. Stratix 10 MX结构图 1.5. Stratix 10 MX系列计划 1.6. 异构3D堆栈式HBM2 DRAM存储器 1.7. HyperFlex内核体系结构 1.8. 异构3D SiP收发器Tile 1.9. Stratix 10 MX收发器 1.10. PCI Express Gen1/Gen2/Gen3硬核IP 1.11. 100G以太网MAC、Reed-Solomon FEC硬核IP和KP-FEC硬核IP 1.12. 10G以太网硬核IP 1.13. Interlaken PCS硬核IP 1.14. 外部存储器和通用I/O 1.15. 自适应逻辑模块(ALM) 1.16. 内核时钟 1.17. 小数分频综合PLL和I/O PLL 1.18. 内部嵌入式存储器 1.19. 精度可调DSP模块 1.20. 硬核处理器系统(HPS) 1.21. 电源管理 1.22. 器件配置和安全器件管理器(SDM) 1.23. 器件安全 1.24. 使用PCI Express的通过协议配置 1.25. 部分和动态重配置 1.26. 快进编译(Fast Forward Compile) 1.27. 单粒子翻转(SEU)检错和纠错 1.28. 文件修订历史
1.5. Stratix 10 MX系列计划 x
1.5.1. 可用选项
1.9. Stratix 10 MX收发器 x
1.9.1. PMA功能 1.9.2. PCS功能
1.20. 硬核处理器系统(HPS) x
1.20.1. Stratix 10 MX HPS的主要功能：
1. Stratix 10 MX (DRAM系统级封装)器件概述

1.20.1. Stratix 10 MX HPS的主要功能：

表 13.   Intel® Stratix® 10 MX HPS的主要功能：

功能

说明
四核ARM Cortex-A53 MPCore处理器单元
  • 2.3 MIPS/MHz指令效率
  • 高达1.5 GHz的CPU频率
  • 1.5 GHz，总性能为13,800 MIPS
  • ARMv8-A体系结构
  • 运行64-bit和32-bit ARM指令
  • 16-bit和32-bit Thumb指令，使存储器占用空间减少30%
  • 采用8-bit Java字节码的Jazelle® RCT执行体系架构
  • 超标量，可变长度，带动态分支预测的无序流水线(out-of-order pipeline)
  • 经过改进的ARM NEON™媒体处理引擎
  • 单精度和双精度浮点单元
  • CoreSight™调试和追踪技术
系统存储器管理单元
  • 使能一个统一的存储器模型，并将硬件虚拟化扩展到在FPGA架构中实现的外设中
高速缓存一致性单元
  • 在高速缓存中存储的共享数据的变更会在整个系统中传播，对协处理器单元提供双向一致性
高速缓存(Cache)
  • L1 Cache
    • 带有奇偶校验的32 KB的指令高速缓存
    • 带有ECC的32 KB的L1数据高速缓存
    • 奇偶校验
  • L2 Cache
    • 1MB共享
    • 8路集合关联(8-way set associative)
    • SEU保护，包括TAG ram上的奇偶校验和数据RAM上的ECC
    • 高速缓存锁定支持
片上存储器
  • 256 KBB的可擦除片上RAM
HPS的外部SDRAM和闪存接口
  • 支持DDR4、DDR3、LPDDR3的硬核存储控制器
    • 40-bit (32-bit + 8-bit ECC)，带选择封装，支持72-bit (64-bit + 8-bit ECC)
    • 支持高达2666 Mbps DDR4和2166 Mbps DDR3频率
    • 纠错代码(ECC)支持，包括：计算、纠错、回写校正和错误计数器
    • 单独SDRAM突发的软件可配置的优先级计划
    • 对所有JEDEC指定的时序参数的完全可编程的时序参数的支持
    • 连接硬核存储控制器的多端口前端(MPFE)规划器接口，支持AXI® Quality of Service (QoS)，用于连接FPGA架构的接口
  • NAND闪存控制器
    • ONFI 1.0
    • DMA的集成描述符
    • 可编程硬件ECC支持
    • 支持8和16-bit闪存器件
  • 安全数字SD/SDIO/MMC控制器
    • eMMC 4.5
    • 基于集成描述符的DMA
    • 受支持的CE-ATA数字命令
    • 50 MHz操作频率
  • 直接存储器访问(DMA)控制器
    • 8通道
    • 支持高达32个外设握手(handshake)接口
通信接口控制器
  • 三个集成DMA的10/100/1000以太网介质访问控制(MAC)
    • 支持RGMII和RMII外部PHY接口
    • 通过FPGA逻辑支持其它PHY接口的选项
      • GMII
      • MII
      • RMII (需要MII到RMII适配器)
      • RGMII (需要GMII到RGMII适配器)
      • SGMII (需要GMII到SGMII适配器)
    • 支持对精度联网时钟同步使用IEEE 1588-2002和IEEE 1588-2008标准
    • 支持对接收帧的IEEE 802.1Q VLAN标记检测
    • 支持以太网AVB标准
  • 两个带DMA的USB On-the-Go (OTG)控制器
    • 两用器件(器件和主机功能)
      • 高速(480 Mbps)
      • 全速(12 Mbps)
      • 低速(1.5 Mbps)
      • 支持USB 1.1(全速和低速)
    • 基于集成描述符的分散聚集DMA
    • 支持外部ULPI PHY
    • 高达16个双向端点，包括控制端点
    • 高达16个主机通道
    • 支持通用根集线器
    • 可配置为OTG 1.3和OTG 2.0模式
  • 5个I2C控制器(其中三个被EMAC用于到外部PHY的MIO)
    • 支持100Kbps以及400Kbps模式
    • 支持7-bit以及10-bit寻址模式
    • 支持Master和Slave操作模式
  • 两个UART 16550兼容
    • 高达115.2Kbaud的可编程波特率
  • 四个串行外设接口(SPI) (2 Master、2 Slaves)
    • 全双工和半双工
定时器和I/O
  • 定时器
    • 4个通用定时器
    • 4个看门狗定时器
  • 48个HPS direct I/O支持HPS外设直接连接到I/O
  • 高达3个IO，48 bank分配给HPS，用于HPS DDR访问
与逻辑内核的互连
  • FPGA-to-HPSS桥接
    • 支持FPGA架构中的IP bus masters访问HPS bus slaves
    • 可配置的32、64或128-bit AMBA AXI接口
  • HPS-to-FPGA桥接
    • 支持HPS bus masters访问FPGA架构中的bus slaves
    • 可配置的32、64或128-bit AMBA AXI接口支持到FPGA架构的高带宽HPS master传输
  • HPS-to-SDM和SDM-to-HPS桥接
    • 支持HPS到达SDM模块，并支持SDM引导HPS
  • 轻量级HPS-to-FPGA桥接
    • 轻量级32-bit AXI接口适用于从HPS到FPGA架构中软核外设的低延迟寄存器访问
  • FPGA-to-HPS SDRAM桥接
    • 高达3个AMBA AXI接口，支持32、64或者128-bit数据通路
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