Avalon® 存储器映射(Avalon-MM) Intel® Stratix® 10 Hard IP+用于 PCI Express* 解决方案用户手册

ID 683527
日期 9/30/2019
Public
文档目录

A.1.1. Polling.Active状态后仿真进程失败

如果您的PIPE仿真在Detect.Quiet (6'h00),Detect.Active (6'h01)和Polling.Active (6'h02) LTSSM状态间循环,则PIPE接口宽度可能不正确。对于 Intel® Stratix® 10器件,DUT顶层PIPE接口的宽度为32位。

表 66.  32-Bit PIPE接口的更改
8-Bit PIPE接口 32-Bit PIPE接口
output wire [7:0] pcie_s10_hip_0_hip_pipe_txdata0 output wire [31:0] pcie_s10_hip_0_hip_pipe_txdata0
input wire [7:0] pcie_s10_hip_0_hip_pipe_rxdata0 input wire [31:0] pcie_s10_hip_0_hip_pipe_rxdata0
output wire pcie_s10_simulation_inst_pcie_s10_hip_0_hip_pipe_txdatak0 output wire [3:0] pcie_s10_simulation_inst_pcie_s10_hip_0_hip_pipe_txdatak0
input wire pcie_s10_simulation_inst_pcie_s10_hip_0_hip_pipe_rxdatak0 input wire [3:0] pcie_s10_simulation_inst_pcie_s10_hip_0_hip_pipe_rxdatak0