仅对英特尔可见 — GUID: bae1520633381244
Ixiasoft
A.1.1. Polling.Active状态后仿真进程失败
如果您的PIPE仿真在Detect.Quiet (6'h00),Detect.Active (6'h01)和Polling.Active (6'h02) LTSSM状态间循环,则PIPE接口宽度可能不正确。对于 Intel® Stratix® 10器件,DUT顶层PIPE接口的宽度为32位。
8-Bit PIPE接口 | 32-Bit PIPE接口 |
---|---|
output wire [7:0] pcie_s10_hip_0_hip_pipe_txdata0 | output wire [31:0] pcie_s10_hip_0_hip_pipe_txdata0 |
input wire [7:0] pcie_s10_hip_0_hip_pipe_rxdata0 | input wire [31:0] pcie_s10_hip_0_hip_pipe_rxdata0 |
output wire pcie_s10_simulation_inst_pcie_s10_hip_0_hip_pipe_txdatak0 | output wire [3:0] pcie_s10_simulation_inst_pcie_s10_hip_0_hip_pipe_txdatak0 |
input wire pcie_s10_simulation_inst_pcie_s10_hip_0_hip_pipe_rxdatak0 | input wire [3:0] pcie_s10_simulation_inst_pcie_s10_hip_0_hip_pipe_rxdatak0 |