仅对英特尔可见 — GUID: eed1520633318930
Ixiasoft
4.7. 设计实例
参数 |
值 |
说明 |
---|---|---|
Currently Selected Example Design |
基于参数化的已生成设计实例。 |
如果使能Read Data Mover或Write Data Mover,或两者兼顾,则生成的是DMA设计实例,其中包含直接存储器访问应用程序。该应用程序包含上游和下游事务。 否则,如果使能Bursting Slave选项,生成的是Bursting Avalon® -MM Slave (BAS)设计实例。 如果未启用以上两个选项,则生成的设计实例为PIO设计。 |
Simulation | On/Off | 设置为On时,生成的输出包括一个仿真模型。 |
Select simulation Root Complex BFM | Intel FPGA BFM Third-party BFM |
Intel FPGA Root Complex BFM不支持Gen3 x16。使用此BFM时会使设计降级为Gen3 x8。 |
Synthesis | On/Off | 设置为On时,生成的输出包括一个综合(synthesis)模型。 |
Generated HDL format | Verilog |
当前版本中仅Verilog HDL可用。 |
Target Development Kit | None Intel® Stratix® 10 L-Tile ES1 Development Kit Intel® Stratix® 10 L-Tile ES2 Development Kit |
选择相应的开发板。
如果选择其中一个开发板,则系统生成(system generation)将以开发板上的器件覆盖您选择的器件。
注: 如果选择None,则system generation不会进行任何管脚约束。但您必须在.qsf文件中进行约束。
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