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3.2.2. 时钟和复位
Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*生成250 MHz Application时钟,coreclkout_hip和reset信号。此IP核还向Application提供reset信号(app_nreset_status)的同步信号。此为低电平有效复位。
图 12. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*时钟和复位连接
链路宽度 |
最大链路速率 |
Avalon接口宽度 |
coreclkout_hip |
---|---|---|---|
×16 |
Gen3 |
512 |
250 MHz |
信号名称 | 方向 | 说明 |
---|---|---|
refclk | Input | PCIe规范定义的100 MHz参考时钟。要满足 PCIe* 100ms的唤醒时间要求,则该时钟必须为自由运行。
注: 该输入参考时钟必须在器件上电时保持稳定并自由运行,以实现器件成功配置。
|
serdes_pll_locked | Output | coreclkout_hip稳定时为置位状态。 |
coreclkout_hip | Output | 内部生成用于Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*的250 Mhz应用时钟。如果您的应用逻辑未使用coreclkout_hip作为时钟,则必须在应用程序和Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*间插入跨时钟逻辑。 |
信号名称 | 方向 | 时钟 | 说明 |
---|---|---|---|
pin_perst | Input | 异步 | PCIe Hard IP的低电平有效输入,实现PCIe规范定义的PERST#功能。 |
npor | Input | 异步,边缘敏感 | 该低电平有效热复位信号是PCIe Hard IP的输入,并复位整个PCIe Hard IP。其应可以保持最少20 ns。 此信号为边缘敏感而非电平敏感。 |
app_nreset_status | Output | app_clk | 该低电平有效信号保持为“高”,直到PCIe Hard Ip准备就绪。仅在npor和pin_perst解除置位并且npor和pin_perst解除置位并且PCIe Hard IP退出复位后将将其介乎置位。 |
link_req_rst_n | Output | hip_clk | PCIe Hard IP即将进入复位状态时,会置位此低电平有效信号。 该信号置位后,Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*复位其所有PCIe相关寄存器和队列,包括任何与标记相关的内容。其会停止将数据包发送到PCIe Hard IP,直到再次设置Bus Master Enable位,并忽略所接收自PCIe Hard IP接收的数据包。 |