Avalon® 存储器映射（Avalon-MM） Intel® Stratix® 10 Hard IP+用于 PCI Express* 解决方案用户手册

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ID 683527
日期 9/30/2019
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1. 介绍 2. 快速入门指南 3. 块和接口说明 4. 参数 5. 使用IP Core进行设计 6. 寄存器 7. 设计实例和测试台 A. 故障排查与链路状态观察 B. Avalon-MM IP类型比较 C. Root Port BFM D. BFM处理过程与函数 E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史
1. 介绍 x
1.1. 功能特性 1.2. 器件系列支持 1.3. 发布信息 1.4. 建议的速度等级 1.5. 资源使用情况 1.6. 收发器Tile 1.7. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例与器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序 2.8. 确保设计实例符合时序要求
3. 块和接口说明 x
3.1. 块说明 3.2. 接口说明
3.1. 块说明 x
3.1.1. 标记
3.2. 接口说明 x
3.2.1. Avalon-MM接口摘要 3.2.2. 时钟和复位 3.2.3. 系统接口
3.2.1. Avalon-MM接口摘要 x
3.2.1.1. Read Data Mover（RDDM）接口 3.2.1.2. Write Data Mover (WRDM) 接口 3.2.1.3. 突发Avalon-MM Slave（BAS）接口 3.2.1.4. 突发Avalon-MM Master（BAM）接口
3.2.1.1. Read Data Mover（RDDM）接口 x
3.2.1.1.1. Read Data Mover Avalon-MM Write Master和Conduit 3.2.1.1.2. 读数据移动器Avalon-ST描述符Sink 3.2.1.1.3. Read Data Mover Status Avalon-ST Source
3.2.1.2. Write Data Mover (WRDM) 接口 x
3.2.1.2.1. Write Data Mover Avalon-MM Read Master和Conduit 3.2.1.2.2. 写数据移动器Avalon-ST描述符Sink 3.2.1.2.3. Write Data Mover Status Avalon-ST Source
3.2.1.4. 突发Avalon-MM Master（BAM）接口 x
3.2.1.4.1. PCIe地址到Avalon-MM地址映射
3.2.2. 时钟和复位 x
3.2.2.1. 功能级复位管道（FLR）
3.2.3. 系统接口 x
3.2.3.1. 串行数据接口 3.2.3.2. PIPE接口 3.2.3.3. 中断 3.2.3.4. Flush请求 3.2.3.5. 重新配置 3.2.3.6. Hard IP状态和链路训练管道（Link Training Conduit） 3.2.3.7. 测试管道（Test Conduit）
3.2.3.3. 中断 x
3.2.3.3.1. PCIe Hard IP为Endpoint时的可用中断信号
3.2.3.5. 重新配置 x
3.2.3.5.1. PCIe Hard IP重新配置 3.2.3.5.2. 收发器重新配置 3.2.3.5.3. PLL重配置
4. 参数 x
4.1. Avalon-MM设置 4.2. 基地址寄存器 4.3. 器件识别寄存器(Device Identification Register) 4.4. PCI Express和PCI性能参数 4.5. 配置，调试和扩展选项 4.6. PHY特征 4.7. 设计实例 4.8. 多功能和SR-IOV系统设置
4.4. PCI Express和PCI性能参数 x
4.4.1. 器件性能(Device Capabilities) 4.4.2. 链路性能(Link Capabilities) 4.4.3. MSI和MSI-X Capabilities 4.4.4. 电源管理 4.4.5. Vendor Specific Extended Capability (VSEC)
5. 使用IP Core进行设计 x
5.1. 生成 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 通道布局和PLL使用
6. 寄存器 x
6.1. 配置空间寄存器
6.1. 配置空间寄存器 x
6.1.1. 寄存器访问定义 6.1.2. PCI配置头（header）寄存器 6.1.3. PCI Express Capability结构 6.1.4. Intel定义的VSEC Capability头 6.1.5. 不可纠正的内部错误状态寄存器 6.1.6. 不可纠正的内部错误掩码寄存器 6.1.7. 可纠正的内部错误状态寄存器 6.1.8. 可纠正的内部错误掩码寄存器
6.1.4. Intel定义的VSEC Capability头 x
6.1.4.1. Intel定义的供应商特定Header 6.1.4.2. Intel Marker 6.1.4.3. JTAG Silicon ID 6.1.4.4. 用户可配置器件和电路板ID
7. 设计实例和测试台 x
7.1. 设计实例概述 7.2. Testbench概述
7.1. 设计实例概述 x
7.1.1. 块说明 7.1.2. 设计实例的编程模型 7.1.3. 使用设计实例的DMA操作
7.1.1. 块说明 x
7.1.1.1. DMA Controller（仅DMA设计实例） 7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) 7.1.1.3. Avalon-MM地址到PCIe地址映射 7.1.1.4. BAR Interpreter
7.1.1.1. DMA Controller（仅DMA设计实例） x
7.1.1.1.1. 寄存器集 7.1.1.1.2. 死锁风险和规避 7.1.1.1.3. 中断 7.1.1.1.4. 使用DMA Controller
7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) x
7.1.1.2.1. 寄存器集
7.1.3. 使用设计实例的DMA操作 x
7.1.3.1. 读DMA实例 7.1.3.2. 写DMA实例 7.1.3.3. 使用Traffic Generator（仅BAS设计实例） 7.1.3.4. 使用Traffic Checker（仅BAS设计实例）
A. 故障排查与链路状态观察 x
A.1. 故障排查 A.2. PCIe链路检查工具概述
A.1. 故障排查 x
A.1.1. Polling.Active状态后仿真进程失败 A.1.2. 硬件启动问题 A.1.3. 链路训练 A.1.4. 使用第三方PCIe分析程序
A.2. PCIe链路检查工具概述 x
A.2.1. PCIe* Link Inspector硬件
A.2.1. PCIe* Link Inspector硬件 x
A.2.1.1. 使能 PCIe* Link Inspector A.2.1.2. 运行 PCIe* Link Inspector A.2.1.3. PCIe* Link Inspector LTSSM监控工具 A.2.1.4. 访问配置空间和收发器寄存器 A.2.1.5. 其他状态命令
A.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
A.2.1.3.1. LTSSM监控寄存器 A.2.1.3.2. ltssm_save2file <file_name> A.2.1.3.3. ltssm_file2console A.2.1.3.4. ltssm_debug_check A.2.1.3.5. ltssm_display <num_states> A.2.1.3.6. ltssm_save_oldstates
A.2.1.4. 访问配置空间和收发器寄存器 x
A.2.1.4.1. PCIe* Link Inspector命令 A.2.1.4.2. ADME PLL和通道命令 A.2.1.4.3. 寄存器地址映射
A.2.1.5. 其他状态命令 x
A.2.1.5.1. 显示PLL锁定和校准状态寄存器
C. Root Port BFM x
C.1. Root Port（根端口） BFM概述 C.2. 对Application Layer发布Read和Write事务 C.3. Root Port和Endpoint的配置 C.4. 配置空间总线和器件编号 C.5. BFM存储器映射
D. BFM处理过程与函数 x
D.1. ebfm_barwr处理过程 D.2. ebfm_barwr_imm处理过程 D.3. ebfm_barrd_wait处理过程 D.4. ebfm_barrd_nowt处理过程 D.5. ebfm_cfgwr_imm_wait处理过程 D.6. Ebfm_cfgwr_imm_nowt处理过程 D.7. ebfm_cfgrd_wait处理过程 D.8. ebfm_cfgrd_nowt处理过程 D.9. BFM配置过程 D.10. BFM共享存储器访问过程 D.11. BFM日志和消息处理过程 D.12. Verilog HDL格式化函数
D.9. BFM配置过程 x
D.9.1. ebfm_cfg_rp_ep处理过程 D.9.2. ebfm_cfg_decode_bar处理过程
D.10. BFM共享存储器访问过程 x
D.10.1. 共享存储器常量 D.10.2. shmem_write处理过程 D.10.3. shmem_read函数 D.10.4. shmem_display Verilog HDL函数 D.10.5. shmem_fill处理过程 D.10.6. shmem_chk_ok函数
D.11. BFM日志和消息处理过程 x
D.11.1. ebfm_display Verilog HDL函数 D.11.2. ebfm_log_stop_sim Verilog HDL函数 D.11.3. ebfm_log_set_suppressed_msg_mask任务 D.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 D.11.5. ebfm_log_open Verilog HDL函数 D.11.6. ebfm_log_close Verilog HDL函数
D.12. Verilog HDL格式化函数 x
D.12.1. himage1 D.12.2. himage2 D.12.3. himage4 D.12.4. himage8 D.12.5. himage16 D.12.6. dimage1 D.12.7. dimage2 D.12.8. dimage3 D.12.9. dimage4 D.12.10. dimage5 D.12.11. dimage6 D.12.12. dimage7
1. 介绍
2. 快速入门指南
3. 块和接口说明
4. 参数
5. 使用IP Core进行设计
6. 寄存器
7. 设计实例和测试台
A. 故障排查与链路状态观察
B. Avalon-MM IP类型比较
C. Root Port BFM
D. BFM处理过程与函数
E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史

3.2.3.6. Hard IP状态和链路训练管道（Link Training Conduit）

提供如下信号作为调试和监控用途。这些信号直接来自PCIe HIP，并位于hip_clk时钟域。
表 31.  PCIe HIP状态和Link Training Conduit信号
信号名称 方向 说明
link_up_o Output 置位后，该信号表明链路生效。
ltssmstate_o[5:0] Output

LTSSM状态机的状态变量。其编码定义如下状态：

6'h00 : DETECT_QUIET

6'h01 : DETECT_ACT

6'h02 : POLL_ACTIVE

6'h03 : POLL_COMPLIANCE

6'h04 : POLL_CONFIG

6'h05 : PRE_DETECT_QUIET

6'h06 : DETECT_WAIT

6'h07 : CFG_LINKWD_START

6'h08 : CFG_LINKWD_ACCEPT

6'h09 : CFG_LANENUM_WAIT

6'h0A : CFG_LANENUM_ACCEPT

6'h0B : CFG_COMPLETE

6'h0C : CFG_IDLE

6'h0D : RCVRY_LOCK

6'h0E : RCVRY_SPEED

6'h0F : RCVRY_RCVRCFG

6'h10 : RCVRY_IDLE

6'h20 : RCVRY_EQ0

6'h21 : RCVRY_EQ1

6'h22 : RCVRY_EQ2

6'h23 : RCVRY_EQ3

6'h11 : L0

6'h12 : L0S

6'h13: L123_SEND_EIDLE

6'h14 : L1_IDLE

6'h15 : L2_IDLE

6'h16 : L2_WAKE

6'h17 : DISABLED_ENTRY

6'h18 : DISABLED_IDLE

6'h19 : DISABLED

6'h1A : LPBK_ENTRY

6'h1B : LPBK_ACTIVE

6'h1C : LPBK_EXIT

6'h1D : LPBK_EXIT_TIMEOUT

6'h1E : HOT_RESET_ENTRY

6'h1F : HOT_RESET
currentspeed_o[1:0] Output

显示PCIe链路的当前速度。编码定义如下：

2'b00 : 未定义

2'b01 : Gen1

2'b10 : Gen2

2'b11 : Gen3
lane_act_o[4:0] Output

该信号显示链路训练期间已配置数据通路的数量。编码定义如下：

5'b0 0001 : 1个通路

5'b0 0010 : 2个通路

5'b0 0100 : 4个通路

5'b0 1000 : 8个通路

5'b1 0000 : 16个通路

int_status[10:0] (H-Tile)

int_status[7:0] (L-Tile)

 Output
Int_status[3:0]信号驱动应用程序的legacy中断。int_status[0]：中断信号信号驱动应用程序的legacy中断。
  • int_status[0]: 中断信号 A
  • int_status[1]: 中断信号 B
  • int_status[2]: 中断信号 C
  • int_status[3]: 中断信号 D
int_status[10:4]信号提供其他中断的状态。
  • int_status[4]: 指定Root Port AER错误中断。当cfg_aer_rc_err_msi或cfg_aer_rc_err_int信号置位时，设置该位。软件写1到寄存器位或解除置位cfg_aer_rc_err_int时，清除该位。
  • int_status[5]: 指定Root Port PME中断状态。当cfg_pme_msi或cfg_pme_int置位时，设置该位。当软件写入1以清除或cfg_pme_int解除置位时，清除该位。
  • int_status[6]: 发生热插拔事件或Power Management Events (PME)使能时，该信号被置位。（从低功率状态恢复系统或功能时，通常使用PME）。
  • int_status[7]: 指定热插拔事件中断状态。
  • int_status[8]: 对Link Autonomous Bandwidth Status寄存器指定中断状态。仅H-Tile。
  • int_status[9]: 对Link Bandwidth Management Status寄存器指定中断状态。仅 H-Tile。
  • int_status[10]: 对Link Status寄存器中的Link Equalization Request位指定中断状态。仅H-Tile。
int_status_common[2:0] Output
对以下寄存器指定中断状态。置位后，每个信号表示一个未决（pending）中断：
  • int_status_common[0]: 自主带宽状态寄存器。
  • int_status_common[1]: 带宽管理状态寄存器。
  • int_status_common[2]: 链路状态寄存器中的链路均衡请求位。
二级标题