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A.2.1. PCIe* Link Inspector硬件
使能 PCIe* Link Inspector时，已生成IP的altera_pcie_s10_hip_ast_pipen1b模块包含 PCIe* Link Inspector，如下图所示。
图 29. Avalon® -ST和SR-IOV Hard IP for PCIe* IP与 PCIe* Link Inspector
通过在单独测试PC上运行的System Console驱动 PCIe* Link Inspector。System Console通过Altera Debug Master Endpoint（ADME）连接 PCIe* Link Inspector。使用 Intel® FPGA Download Cable实现该连接。
还可在IP GUI中使能Enable PCIe Link Inspector Avalon® -MM Interface选项，通过Link Inspector Avalon® -MM接口访问PCIe Hard IP，XCVR或PLL块的低层链路状态信息。请参阅使能Link Inspector了解更多详情。使能该选项时，无需使用System Console。显现的pli_avmm_*端口直接连接LTSSM Monitor无需通过ADME块。
图 30. Avalon® -ST和SR-IOV Hard IP for PCIe* IP与 PCIe* Link Inspector以及Link Inspector Avalon® -MM接口已使能
注：
使能 PCIe* Link Inspector后， PCIe* IP有一个时钟（hip_reconfig_clk）和一个复位（hip_reconfig_rst_n）在顶层引入。这些信号为以下接口提供时钟和复位：
- ADME模块
- FPLL reconfiguration interface (fpll_reconfig)
- ATXPLL reconfiguration interface (atxpll_reconfig)
- Transceiver reconfiguration interface (xcvr_reconfig)
- Hard IP reconfiguration interface (hip_reconfig)
您必须提供一个最高100 MHz的时钟源来驱动hip_reconfig_clk时钟。在-GX Development Kit上运行动态生成的设计实例时，这些信号被自动连接。
如果在您自己的硬件上运行 PCIe* Link Inspector，则务必将hip_reconfig_clk连接到100 MHz时钟源，将hip_reconfig_rst_n连接到合适的复位信号。
生成 PCIe* 设计实例（带有 PCIe* IP实例化）时，如未使能Link Inspector，则如下接口不会显现于 PCIe* IP顶层：
- fpll_reconfig interface
- atxpll_reconfig interface
- xcvr_reconfig interface
- hip_reconfig interface
如果之后要在当前使用的设计中使能Link Inspector，则需要提供一个自由运行的时钟和复位以在 PCIe* IP顶层驱动这些接口。Intel建议重新生成一个Link Inspector已使能的新设计实例。这样，设计实例将包括用于所有重配置接口的自由运行的时钟和复位。