Avalon® 存储器映射（Avalon-MM） Intel® Stratix® 10 Hard IP+用于 PCI Express* 解决方案用户手册

下载 PDF
ID 683527
日期 9/30/2019
Public
文档目录
文档目录 x
1. 介绍 2. 快速入门指南 3. 块和接口说明 4. 参数 5. 使用IP Core进行设计 6. 寄存器 7. 设计实例和测试台 A. 故障排查与链路状态观察 B. Avalon-MM IP类型比较 C. Root Port BFM D. BFM处理过程与函数 E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史
1. 介绍 x
1.1. 功能特性 1.2. 器件系列支持 1.3. 发布信息 1.4. 建议的速度等级 1.5. 资源使用情况 1.6. 收发器Tile 1.7. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例与器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序 2.8. 确保设计实例符合时序要求
3. 块和接口说明 x
3.1. 块说明 3.2. 接口说明
3.1. 块说明 x
3.1.1. 标记
3.2. 接口说明 x
3.2.1. Avalon-MM接口摘要 3.2.2. 时钟和复位 3.2.3. 系统接口
3.2.1. Avalon-MM接口摘要 x
3.2.1.1. Read Data Mover（RDDM）接口 3.2.1.2. Write Data Mover (WRDM) 接口 3.2.1.3. 突发Avalon-MM Slave（BAS）接口 3.2.1.4. 突发Avalon-MM Master（BAM）接口
3.2.1.1. Read Data Mover（RDDM）接口 x
3.2.1.1.1. Read Data Mover Avalon-MM Write Master和Conduit 3.2.1.1.2. 读数据移动器Avalon-ST描述符Sink 3.2.1.1.3. Read Data Mover Status Avalon-ST Source
3.2.1.2. Write Data Mover (WRDM) 接口 x
3.2.1.2.1. Write Data Mover Avalon-MM Read Master和Conduit 3.2.1.2.2. 写数据移动器Avalon-ST描述符Sink 3.2.1.2.3. Write Data Mover Status Avalon-ST Source
3.2.1.4. 突发Avalon-MM Master（BAM）接口 x
3.2.1.4.1. PCIe地址到Avalon-MM地址映射
3.2.2. 时钟和复位 x
3.2.2.1. 功能级复位管道（FLR）
3.2.3. 系统接口 x
3.2.3.1. 串行数据接口 3.2.3.2. PIPE接口 3.2.3.3. 中断 3.2.3.4. Flush请求 3.2.3.5. 重新配置 3.2.3.6. Hard IP状态和链路训练管道（Link Training Conduit） 3.2.3.7. 测试管道（Test Conduit）
3.2.3.3. 中断 x
3.2.3.3.1. PCIe Hard IP为Endpoint时的可用中断信号
3.2.3.5. 重新配置 x
3.2.3.5.1. PCIe Hard IP重新配置 3.2.3.5.2. 收发器重新配置 3.2.3.5.3. PLL重配置
4. 参数 x
4.1. Avalon-MM设置 4.2. 基地址寄存器 4.3. 器件识别寄存器(Device Identification Register) 4.4. PCI Express和PCI性能参数 4.5. 配置，调试和扩展选项 4.6. PHY特征 4.7. 设计实例 4.8. 多功能和SR-IOV系统设置
4.4. PCI Express和PCI性能参数 x
4.4.1. 器件性能(Device Capabilities) 4.4.2. 链路性能(Link Capabilities) 4.4.3. MSI和MSI-X Capabilities 4.4.4. 电源管理 4.4.5. Vendor Specific Extended Capability (VSEC)
5. 使用IP Core进行设计 x
5.1. 生成 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 通道布局和PLL使用
6. 寄存器 x
6.1. 配置空间寄存器
6.1. 配置空间寄存器 x
6.1.1. 寄存器访问定义 6.1.2. PCI配置头（header）寄存器 6.1.3. PCI Express Capability结构 6.1.4. Intel定义的VSEC Capability头 6.1.5. 不可纠正的内部错误状态寄存器 6.1.6. 不可纠正的内部错误掩码寄存器 6.1.7. 可纠正的内部错误状态寄存器 6.1.8. 可纠正的内部错误掩码寄存器
6.1.4. Intel定义的VSEC Capability头 x
6.1.4.1. Intel定义的供应商特定Header 6.1.4.2. Intel Marker 6.1.4.3. JTAG Silicon ID 6.1.4.4. 用户可配置器件和电路板ID
7. 设计实例和测试台 x
7.1. 设计实例概述 7.2. Testbench概述
7.1. 设计实例概述 x
7.1.1. 块说明 7.1.2. 设计实例的编程模型 7.1.3. 使用设计实例的DMA操作
7.1.1. 块说明 x
7.1.1.1. DMA Controller（仅DMA设计实例） 7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) 7.1.1.3. Avalon-MM地址到PCIe地址映射 7.1.1.4. BAR Interpreter
7.1.1.1. DMA Controller（仅DMA设计实例） x
7.1.1.1.1. 寄存器集 7.1.1.1.2. 死锁风险和规避 7.1.1.1.3. 中断 7.1.1.1.4. 使用DMA Controller
7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) x
7.1.1.2.1. 寄存器集
7.1.3. 使用设计实例的DMA操作 x
7.1.3.1. 读DMA实例 7.1.3.2. 写DMA实例 7.1.3.3. 使用Traffic Generator（仅BAS设计实例） 7.1.3.4. 使用Traffic Checker（仅BAS设计实例）
A. 故障排查与链路状态观察 x
A.1. 故障排查 A.2. PCIe链路检查工具概述
A.1. 故障排查 x
A.1.1. Polling.Active状态后仿真进程失败 A.1.2. 硬件启动问题 A.1.3. 链路训练 A.1.4. 使用第三方PCIe分析程序
A.2. PCIe链路检查工具概述 x
A.2.1. PCIe* Link Inspector硬件
A.2.1. PCIe* Link Inspector硬件 x
A.2.1.1. 使能 PCIe* Link Inspector A.2.1.2. 运行 PCIe* Link Inspector A.2.1.3. PCIe* Link Inspector LTSSM监控工具 A.2.1.4. 访问配置空间和收发器寄存器 A.2.1.5. 其他状态命令
A.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
A.2.1.3.1. LTSSM监控寄存器 A.2.1.3.2. ltssm_save2file <file_name> A.2.1.3.3. ltssm_file2console A.2.1.3.4. ltssm_debug_check A.2.1.3.5. ltssm_display <num_states> A.2.1.3.6. ltssm_save_oldstates
A.2.1.4. 访问配置空间和收发器寄存器 x
A.2.1.4.1. PCIe* Link Inspector命令 A.2.1.4.2. ADME PLL和通道命令 A.2.1.4.3. 寄存器地址映射
A.2.1.5. 其他状态命令 x
A.2.1.5.1. 显示PLL锁定和校准状态寄存器
C. Root Port BFM x
C.1. Root Port（根端口） BFM概述 C.2. 对Application Layer发布Read和Write事务 C.3. Root Port和Endpoint的配置 C.4. 配置空间总线和器件编号 C.5. BFM存储器映射
D. BFM处理过程与函数 x
D.1. ebfm_barwr处理过程 D.2. ebfm_barwr_imm处理过程 D.3. ebfm_barrd_wait处理过程 D.4. ebfm_barrd_nowt处理过程 D.5. ebfm_cfgwr_imm_wait处理过程 D.6. Ebfm_cfgwr_imm_nowt处理过程 D.7. ebfm_cfgrd_wait处理过程 D.8. ebfm_cfgrd_nowt处理过程 D.9. BFM配置过程 D.10. BFM共享存储器访问过程 D.11. BFM日志和消息处理过程 D.12. Verilog HDL格式化函数
D.9. BFM配置过程 x
D.9.1. ebfm_cfg_rp_ep处理过程 D.9.2. ebfm_cfg_decode_bar处理过程
D.10. BFM共享存储器访问过程 x
D.10.1. 共享存储器常量 D.10.2. shmem_write处理过程 D.10.3. shmem_read函数 D.10.4. shmem_display Verilog HDL函数 D.10.5. shmem_fill处理过程 D.10.6. shmem_chk_ok函数
D.11. BFM日志和消息处理过程 x
D.11.1. ebfm_display Verilog HDL函数 D.11.2. ebfm_log_stop_sim Verilog HDL函数 D.11.3. ebfm_log_set_suppressed_msg_mask任务 D.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 D.11.5. ebfm_log_open Verilog HDL函数 D.11.6. ebfm_log_close Verilog HDL函数
D.12. Verilog HDL格式化函数 x
D.12.1. himage1 D.12.2. himage2 D.12.3. himage4 D.12.4. himage8 D.12.5. himage16 D.12.6. dimage1 D.12.7. dimage2 D.12.8. dimage3 D.12.9. dimage4 D.12.10. dimage5 D.12.11. dimage6 D.12.12. dimage7
1. 介绍
2. 快速入门指南
3. 块和接口说明
4. 参数
5. 使用IP Core进行设计
6. 寄存器
7. 设计实例和测试台
A. 故障排查与链路状态观察
B. Avalon-MM IP类型比较
C. Root Port BFM
D. BFM处理过程与函数
E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史

C.3. Root Port和Endpoint的配置

发布到Endpoint的事务之前，必须配置Root Port和Endpoint Configuration Space寄存器。

ebfm_cfg_rp_ep处理程序执行以下步骤来初始化Configuration Space：

  1. 设置Root Port Configuration Space以使能Root Port在PCI Express链路上发送事务。
  2. 设置Root Port 和Endpoint PCI Express Capability Device Control寄存器，具体如下：
    1. 禁用Root Port和Endpoint中的Error Reporting 。BFM不具备错误处理能力。
    2. 使能Root Port和Endpoint中的Relaxed Ordering。
    3. 如果Endpoint具备扩展能力，对Endpoint使能Extended Tags。
    4. 禁用Root Port和Endpoint中的Phantom Functions，Aux Power PM和No Snoop。
    5. 将Max Payload Size设置成Endpoint支持的值，因为Root Port支持最大有效负载。
    6. 将Root Port Max Read Request Size设置成4 KB，因为实例Endpoint设计支持按需将读请求拆分成多个完成。
    7. 将Endpoint Max Read Request Size设置成等于Max Payload Size的值，因为Root Port不支持将读请求拆分成多个完成。
  3. 对所有Endpoint BAR寄存器赋值。根据如下算法概述分配BAR地址。
    1. 在I/O空间中从BFM共享存储器的结束地址前从最小到最大分配I/O BAR，并按需将整个32-bit I/O空间继续全面分配。
    2. 在存储空间中从BFM共享存储器的结束地址前开始从最小到最大分配32-bit非可预取存储BAR，并按需对整个32-bit存储空间继续全面分配。
    3. ebfm_cfg_rp_ep处理程序中addr_map_4GB_limit输入的值控制32-bit可预取和64-bit可预取存储器BARS的分配。addr_map_4GB_limit的默认值为0。

      如果addr_map_4GB_limit设置为0，则ebfm_cfg_rp_ep处理程序从32-bit存储空间的顶层开始，从最大值到最小值分配32‑bit可预取存储器BAR，并且按需继续向下分配到最后32-bit非可预取BAR的结束地址。当 addr_map_4GB_limit设置为0时，ebfm_cfg_rp_ep处理程序会从64-bit存储空间的4 GB地址处开始，从最小到最大分配64-bit可预取存储器BAR，直到超出4 GB限制。

      但是，如果addr_map_4GB_limit设置为1，地址映射限制到4 GB。ebfm_cfg_rp_ep处理过程在4 GB地址处从最大到最小分配32-bit和64-bit可预取存储器BAR，并按需继续向下分配到最后32-bit非可预取BAR的结束地址。

    4. 以上算法无法为一些非常大（1 GB或以上）的32-bit BAR赋值。即使可对所有BAR分配地址，但可能需要更繁琐的运算才能有效进行地址分配。然而，该配置在实际系统中可能并没用。如果处理过程中无法分配BAR，则会显示错误信息并停止仿真。
  4. 根据上述BAR分配，ebfm_cfg_rp_ep处理程序分配Root Port Configuration Space地址窗口以包含有效的BAR地址范围。
  5. ebfm_cfg_rp_ep处理程序使能Endpoint PCIe* 控制寄存器中的主事务，存储器地址解码和I/O地址解码。

ebfm_cfg_rp_ep处理程序也在BFM共享存储器中建立一个bar_table数据结构，以罗列全部Endpoint BAR的大小和分配地址。该区域在BFM共享存储器中被写保护。因此，对此区域的任何应用逻辑写访问都会导致致命仿真错误。

针对BAR特定偏移的读和写请求生成完整 PCIe* 地址的BFM处理过程调用使用此数据结构。此过程允许访问Endpoint应用逻辑的测试台代码使用BAR中的偏移，并避免对分配给BAR的指定地址的追踪。下表显示了如何使用这些偏移。

表 74.  BAR Table结构

偏移 (Bytes)

说明

+0

BAR0中的PCI Express地址

+4

BAR1中的PCI Express地址

+8

BAR2中的PCI Express地址

+12

BAR3中的PCI Express地址

+16

BAR4 中的PCI Express地址

+20

BAR5中的PCI Express地址

+24

Expansion ROM BAR中的PCI Express地址

+28

保留

+32

“全1’s”写入后的BAR0读回值（用于计算大小）

+36

“全1’s”写入后的BAR1读回值

+40

“全1’s”写入后的BAR2读回值

+44

“全1’s”写入后的BAR3读回值

+48

“全1’s”写入后的BAR4读回值

+52

“全1’s”写入后的BAR5读回值

+56

“全1’s”写入后的Expansion ROM BAR读回值

+60

保留

配置例程不配置任何高级PCI Express功能，例如AER功能。

除了altpcietb_bfm_rp_gen3_x8.sv中的 ebfm_cfg_rp_ep处理程序，直接读写Endpoint Configuration Space寄存器的例程有Verilog HDL文件可用。ebfm_cfg_rp_ep处理程序运行PCI Express I/O 后，Memory Space的布局如以下三个图例所示。存储空间布局取决于addr_map_4GB_limit输入参数的值。如果addr_map_4GB_limit为1，所得出的存储空间映射如下图所示。

图 34. 存储器空间布局—4 GB限制

下图显示addr_map_4GB_limit为0时的存储空间映射。

图 35. 存储器空间布局—无限制

下图显示了I/O地址空间。

图 36. I/O地址空间
二级标题