Avalon® 存储器映射（Avalon-MM） Intel® Stratix® 10 Hard IP+用于 PCI Express* 解决方案用户手册

下载 PDF
ID 683527
日期 9/30/2019
Public
文档目录
文档目录 x
1. 介绍 2. 快速入门指南 3. 块和接口说明 4. 参数 5. 使用IP Core进行设计 6. 寄存器 7. 设计实例和测试台 A. 故障排查与链路状态观察 B. Avalon-MM IP类型比较 C. Root Port BFM D. BFM处理过程与函数 E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史
1. 介绍 x
1.1. 功能特性 1.2. 器件系列支持 1.3. 发布信息 1.4. 建议的速度等级 1.5. 资源使用情况 1.6. 收发器Tile 1.7. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例与器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序 2.8. 确保设计实例符合时序要求
3. 块和接口说明 x
3.1. 块说明 3.2. 接口说明
3.1. 块说明 x
3.1.1. 标记
3.2. 接口说明 x
3.2.1. Avalon-MM接口摘要 3.2.2. 时钟和复位 3.2.3. 系统接口
3.2.1. Avalon-MM接口摘要 x
3.2.1.1. Read Data Mover（RDDM）接口 3.2.1.2. Write Data Mover (WRDM) 接口 3.2.1.3. 突发Avalon-MM Slave（BAS）接口 3.2.1.4. 突发Avalon-MM Master（BAM）接口
3.2.1.1. Read Data Mover（RDDM）接口 x
3.2.1.1.1. Read Data Mover Avalon-MM Write Master和Conduit 3.2.1.1.2. 读数据移动器Avalon-ST描述符Sink 3.2.1.1.3. Read Data Mover Status Avalon-ST Source
3.2.1.2. Write Data Mover (WRDM) 接口 x
3.2.1.2.1. Write Data Mover Avalon-MM Read Master和Conduit 3.2.1.2.2. 写数据移动器Avalon-ST描述符Sink 3.2.1.2.3. Write Data Mover Status Avalon-ST Source
3.2.1.4. 突发Avalon-MM Master（BAM）接口 x
3.2.1.4.1. PCIe地址到Avalon-MM地址映射
3.2.2. 时钟和复位 x
3.2.2.1. 功能级复位管道（FLR）
3.2.3. 系统接口 x
3.2.3.1. 串行数据接口 3.2.3.2. PIPE接口 3.2.3.3. 中断 3.2.3.4. Flush请求 3.2.3.5. 重新配置 3.2.3.6. Hard IP状态和链路训练管道（Link Training Conduit） 3.2.3.7. 测试管道（Test Conduit）
3.2.3.3. 中断 x
3.2.3.3.1. PCIe Hard IP为Endpoint时的可用中断信号
3.2.3.5. 重新配置 x
3.2.3.5.1. PCIe Hard IP重新配置 3.2.3.5.2. 收发器重新配置 3.2.3.5.3. PLL重配置
4. 参数 x
4.1. Avalon-MM设置 4.2. 基地址寄存器 4.3. 器件识别寄存器(Device Identification Register) 4.4. PCI Express和PCI性能参数 4.5. 配置，调试和扩展选项 4.6. PHY特征 4.7. 设计实例 4.8. 多功能和SR-IOV系统设置
4.4. PCI Express和PCI性能参数 x
4.4.1. 器件性能(Device Capabilities) 4.4.2. 链路性能(Link Capabilities) 4.4.3. MSI和MSI-X Capabilities 4.4.4. 电源管理 4.4.5. Vendor Specific Extended Capability (VSEC)
5. 使用IP Core进行设计 x
5.1. 生成 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 通道布局和PLL使用
6. 寄存器 x
6.1. 配置空间寄存器
6.1. 配置空间寄存器 x
6.1.1. 寄存器访问定义 6.1.2. PCI配置头（header）寄存器 6.1.3. PCI Express Capability结构 6.1.4. Intel定义的VSEC Capability头 6.1.5. 不可纠正的内部错误状态寄存器 6.1.6. 不可纠正的内部错误掩码寄存器 6.1.7. 可纠正的内部错误状态寄存器 6.1.8. 可纠正的内部错误掩码寄存器
6.1.4. Intel定义的VSEC Capability头 x
6.1.4.1. Intel定义的供应商特定Header 6.1.4.2. Intel Marker 6.1.4.3. JTAG Silicon ID 6.1.4.4. 用户可配置器件和电路板ID
7. 设计实例和测试台 x
7.1. 设计实例概述 7.2. Testbench概述
7.1. 设计实例概述 x
7.1.1. 块说明 7.1.2. 设计实例的编程模型 7.1.3. 使用设计实例的DMA操作
7.1.1. 块说明 x
7.1.1.1. DMA Controller（仅DMA设计实例） 7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) 7.1.1.3. Avalon-MM地址到PCIe地址映射 7.1.1.4. BAR Interpreter
7.1.1.1. DMA Controller（仅DMA设计实例） x
7.1.1.1.1. 寄存器集 7.1.1.1.2. 死锁风险和规避 7.1.1.1.3. 中断 7.1.1.1.4. 使用DMA Controller
7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) x
7.1.1.2.1. 寄存器集
7.1.3. 使用设计实例的DMA操作 x
7.1.3.1. 读DMA实例 7.1.3.2. 写DMA实例 7.1.3.3. 使用Traffic Generator（仅BAS设计实例） 7.1.3.4. 使用Traffic Checker（仅BAS设计实例）
A. 故障排查与链路状态观察 x
A.1. 故障排查 A.2. PCIe链路检查工具概述
A.1. 故障排查 x
A.1.1. Polling.Active状态后仿真进程失败 A.1.2. 硬件启动问题 A.1.3. 链路训练 A.1.4. 使用第三方PCIe分析程序
A.2. PCIe链路检查工具概述 x
A.2.1. PCIe* Link Inspector硬件
A.2.1. PCIe* Link Inspector硬件 x
A.2.1.1. 使能 PCIe* Link Inspector A.2.1.2. 运行 PCIe* Link Inspector A.2.1.3. PCIe* Link Inspector LTSSM监控工具 A.2.1.4. 访问配置空间和收发器寄存器 A.2.1.5. 其他状态命令
A.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
A.2.1.3.1. LTSSM监控寄存器 A.2.1.3.2. ltssm_save2file <file_name> A.2.1.3.3. ltssm_file2console A.2.1.3.4. ltssm_debug_check A.2.1.3.5. ltssm_display <num_states> A.2.1.3.6. ltssm_save_oldstates
A.2.1.4. 访问配置空间和收发器寄存器 x
A.2.1.4.1. PCIe* Link Inspector命令 A.2.1.4.2. ADME PLL和通道命令 A.2.1.4.3. 寄存器地址映射
A.2.1.5. 其他状态命令 x
A.2.1.5.1. 显示PLL锁定和校准状态寄存器
C. Root Port BFM x
C.1. Root Port（根端口） BFM概述 C.2. 对Application Layer发布Read和Write事务 C.3. Root Port和Endpoint的配置 C.4. 配置空间总线和器件编号 C.5. BFM存储器映射
D. BFM处理过程与函数 x
D.1. ebfm_barwr处理过程 D.2. ebfm_barwr_imm处理过程 D.3. ebfm_barrd_wait处理过程 D.4. ebfm_barrd_nowt处理过程 D.5. ebfm_cfgwr_imm_wait处理过程 D.6. Ebfm_cfgwr_imm_nowt处理过程 D.7. ebfm_cfgrd_wait处理过程 D.8. ebfm_cfgrd_nowt处理过程 D.9. BFM配置过程 D.10. BFM共享存储器访问过程 D.11. BFM日志和消息处理过程 D.12. Verilog HDL格式化函数
D.9. BFM配置过程 x
D.9.1. ebfm_cfg_rp_ep处理过程 D.9.2. ebfm_cfg_decode_bar处理过程
D.10. BFM共享存储器访问过程 x
D.10.1. 共享存储器常量 D.10.2. shmem_write处理过程 D.10.3. shmem_read函数 D.10.4. shmem_display Verilog HDL函数 D.10.5. shmem_fill处理过程 D.10.6. shmem_chk_ok函数
D.11. BFM日志和消息处理过程 x
D.11.1. ebfm_display Verilog HDL函数 D.11.2. ebfm_log_stop_sim Verilog HDL函数 D.11.3. ebfm_log_set_suppressed_msg_mask任务 D.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 D.11.5. ebfm_log_open Verilog HDL函数 D.11.6. ebfm_log_close Verilog HDL函数
D.12. Verilog HDL格式化函数 x
D.12.1. himage1 D.12.2. himage2 D.12.3. himage4 D.12.4. himage8 D.12.5. himage16 D.12.6. dimage1 D.12.7. dimage2 D.12.8. dimage3 D.12.9. dimage4 D.12.10. dimage5 D.12.11. dimage6 D.12.12. dimage7
1. 介绍
2. 快速入门指南
3. 块和接口说明
4. 参数
5. 使用IP Core进行设计
6. 寄存器
7. 设计实例和测试台
A. 故障排查与链路状态观察
B. Avalon-MM IP类型比较
C. Root Port BFM
D. BFM处理过程与函数
E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史

B. Avalon-MM IP类型比较

表 73.   Avalon® -MM Intel® Stratix® 10 Hard IP for PCIe*和Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*之间的差异
功能特性 Avalon® -MM Intel® Stratix® 10 Hard IP for PCIe* Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe* 注释
PCIe Link Widths x1/x2/x4/x8 x16  
Lane Rates 2.5/5/8 Gb/s 8 Gb/s Lane Rate  
Root Port Support 支持 N/A  
Endpoint Support 支持 支持  
Data Bus Width on Avalon-MM Interface（非突发） 32-bit N/A  
Data Bus Width on Avalon-MM Interface（突发） 256-bit 512-bit  
Application Layer clock 250 MHz 250 MHz  
Maximum Payload Size (MPS) 128/256/512 Bytes 128/256/512 Bytes 默认值为512。
Maximum Read Request Size (MRRS) 128/256/512 Bytes 128/256/512 Bytes 默认值为512
Maximum Outstanding Read Requests（非突发） 1 N/A  
Maximum Outstanding Read Requests（突发） 32 64  
Maximum Burst Size（非突发） 1个周期 N/A  
Maximum Burst Size（突发） 16个周期 8个周期  
Byte Enable Granularity（非突发） Byte N/A  
Byte Enable Granularity HPRXM（突发） Byte Byte 对于单周期读取，支持字节粒度。对于多周期读取，所有字节使能有效。
Byte Enable Granularity HPTXS（突发） Dword Byte  
Write Data Mover WR_DMA interface WRDM interface  
Number of Descriptor Queues for Write Data Mover One Two Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*具有1个普通描述符队列和1个优先描述符队列
Single Source Address Mode for Write Data Mover N/A 支持 Platform Designer Interconnect可能增加用于Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*的地址
Read Data Mover RD_DMA接口 RDDM接口  
Number of Descriptor Queues for Read Data Mover One Two Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*具有1个普通描述符队列和1个优先描述符队列
Single Destination Address Mode for Read Data Mover N/A 支持 Platform Designer Interconnect 可能增加用于Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*的地址
Avalon-MM Slave TXS接口 N/A  
Avalon-MM Master RXM接口 N/A  
High-Performance Avalon-MM Slave HPTXS接口 BAS（Bursting Avalon-MM Slave）接口  
High-Performance Avalon-MM Master HPRXM接口 BAM（Bursting Avalon-MM Master）接口  
Simultaneous support for DMA modules and Avalon-MM masters and slaves Yes Yes  
Multi-function Support N/A 最多4个功能（仅适用于H-Tile）  
CRA (Configuration Register Access，配置寄存器访问) CRA (Configuration Register Access) N/A  
CEB (Configuration Extension Bus，配置扩展总线) CEB (Configuration Extension Bus) N/A  
MSI, MSI-X MSI, MSI-X接口 不可作为单独的接口使用。可通过tl_cfg接口访问。 由于MSI和MSI-X管道未经过该IP核导出，因此可从tl_cfg接口提取需要发送到MSI或MSI-X的地址和数据信息。或者，如果已通过设置描述符中的bit [146]使能了立即写描述符，则也可从其中提取该信息。
External DMA Controller 支持 支持 用户必须提供外部DMA控制器。设计实例包含一个DMA控制器作为实例。
Internal DMA Controller 支持 N/A  
Number of RX Masters 最多6个（每个BAR1个） 带有BAR边带信号的Single Bursting Master。最多支持7个BAR（包括扩展ROM BAR） 通过在BAM地址的管道扩展中包含BAR ID来支持多个BAR
TPH (TLP Processing Hint) N/A N/A  
ATS (Address Translation Service) N/A N/A  
Error Handling N/A N/A  
AER (Advanced Error Reporting) 支持（始终使能） 支持（始终使能）  
Hard IP Reconfiguration HIP_RECONFIG接口 HIP_RECONFIG接口  
XCVR Reconfiguration XCVR_RECONFIG接口 XCVR_RECONFIG接口  
FPLL Reconfiguration RECONFIG_PLL0接口 RECONFIG_PLL0接口  
LC PLL Reconfiguration RECONFIG_PLL1接口 RECONFIG_PLL1接口  
Support for PCIe Link Inspector 支持 N/A 支持最高Gen3x8的 Avalon® -ST和 Avalon® -MM。尚未支持Gen3x16。
Design Example Availability Yes Yes  
Software Programming Model 单个描述符队列在Data Mover中，所以同时进行的DMA事务无优先级。 由于不同的描述符队列，因而能更好确定同时进行DMA事务的优先级。改进了中断生成。  
二级标题