Avalon® 存储器映射（Avalon-MM） Intel® Stratix® 10 Hard IP+用于 PCI Express* 解决方案用户手册

下载 PDF
ID 683527
日期 9/30/2019
Public
文档目录
文档目录 x
1. 介绍 2. 快速入门指南 3. 块和接口说明 4. 参数 5. 使用IP Core进行设计 6. 寄存器 7. 设计实例和测试台 A. 故障排查与链路状态观察 B. Avalon-MM IP类型比较 C. Root Port BFM D. BFM处理过程与函数 E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史
1. 介绍 x
1.1. 功能特性 1.2. 器件系列支持 1.3. 发布信息 1.4. 建议的速度等级 1.5. 资源使用情况 1.6. 收发器Tile 1.7. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例与器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序 2.8. 确保设计实例符合时序要求
3. 块和接口说明 x
3.1. 块说明 3.2. 接口说明
3.1. 块说明 x
3.1.1. 标记
3.2. 接口说明 x
3.2.1. Avalon-MM接口摘要 3.2.2. 时钟和复位 3.2.3. 系统接口
3.2.1. Avalon-MM接口摘要 x
3.2.1.1. Read Data Mover（RDDM）接口 3.2.1.2. Write Data Mover (WRDM) 接口 3.2.1.3. 突发Avalon-MM Slave（BAS）接口 3.2.1.4. 突发Avalon-MM Master（BAM）接口
3.2.1.1. Read Data Mover（RDDM）接口 x
3.2.1.1.1. Read Data Mover Avalon-MM Write Master和Conduit 3.2.1.1.2. 读数据移动器Avalon-ST描述符Sink 3.2.1.1.3. Read Data Mover Status Avalon-ST Source
3.2.1.2. Write Data Mover (WRDM) 接口 x
3.2.1.2.1. Write Data Mover Avalon-MM Read Master和Conduit 3.2.1.2.2. 写数据移动器Avalon-ST描述符Sink 3.2.1.2.3. Write Data Mover Status Avalon-ST Source
3.2.1.4. 突发Avalon-MM Master（BAM）接口 x
3.2.1.4.1. PCIe地址到Avalon-MM地址映射
3.2.2. 时钟和复位 x
3.2.2.1. 功能级复位管道（FLR）
3.2.3. 系统接口 x
3.2.3.1. 串行数据接口 3.2.3.2. PIPE接口 3.2.3.3. 中断 3.2.3.4. Flush请求 3.2.3.5. 重新配置 3.2.3.6. Hard IP状态和链路训练管道（Link Training Conduit） 3.2.3.7. 测试管道（Test Conduit）
3.2.3.3. 中断 x
3.2.3.3.1. PCIe Hard IP为Endpoint时的可用中断信号
3.2.3.5. 重新配置 x
3.2.3.5.1. PCIe Hard IP重新配置 3.2.3.5.2. 收发器重新配置 3.2.3.5.3. PLL重配置
4. 参数 x
4.1. Avalon-MM设置 4.2. 基地址寄存器 4.3. 器件识别寄存器(Device Identification Register) 4.4. PCI Express和PCI性能参数 4.5. 配置，调试和扩展选项 4.6. PHY特征 4.7. 设计实例 4.8. 多功能和SR-IOV系统设置
4.4. PCI Express和PCI性能参数 x
4.4.1. 器件性能(Device Capabilities) 4.4.2. 链路性能(Link Capabilities) 4.4.3. MSI和MSI-X Capabilities 4.4.4. 电源管理 4.4.5. Vendor Specific Extended Capability (VSEC)
5. 使用IP Core进行设计 x
5.1. 生成 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 通道布局和PLL使用
6. 寄存器 x
6.1. 配置空间寄存器
6.1. 配置空间寄存器 x
6.1.1. 寄存器访问定义 6.1.2. PCI配置头（header）寄存器 6.1.3. PCI Express Capability结构 6.1.4. Intel定义的VSEC Capability头 6.1.5. 不可纠正的内部错误状态寄存器 6.1.6. 不可纠正的内部错误掩码寄存器 6.1.7. 可纠正的内部错误状态寄存器 6.1.8. 可纠正的内部错误掩码寄存器
6.1.4. Intel定义的VSEC Capability头 x
6.1.4.1. Intel定义的供应商特定Header 6.1.4.2. Intel Marker 6.1.4.3. JTAG Silicon ID 6.1.4.4. 用户可配置器件和电路板ID
7. 设计实例和测试台 x
7.1. 设计实例概述 7.2. Testbench概述
7.1. 设计实例概述 x
7.1.1. 块说明 7.1.2. 设计实例的编程模型 7.1.3. 使用设计实例的DMA操作
7.1.1. 块说明 x
7.1.1.1. DMA Controller（仅DMA设计实例） 7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) 7.1.1.3. Avalon-MM地址到PCIe地址映射 7.1.1.4. BAR Interpreter
7.1.1.1. DMA Controller（仅DMA设计实例） x
7.1.1.1.1. 寄存器集 7.1.1.1.2. 死锁风险和规避 7.1.1.1.3. 中断 7.1.1.1.4. 使用DMA Controller
7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) x
7.1.1.2.1. 寄存器集
7.1.3. 使用设计实例的DMA操作 x
7.1.3.1. 读DMA实例 7.1.3.2. 写DMA实例 7.1.3.3. 使用Traffic Generator（仅BAS设计实例） 7.1.3.4. 使用Traffic Checker（仅BAS设计实例）
A. 故障排查与链路状态观察 x
A.1. 故障排查 A.2. PCIe链路检查工具概述
A.1. 故障排查 x
A.1.1. Polling.Active状态后仿真进程失败 A.1.2. 硬件启动问题 A.1.3. 链路训练 A.1.4. 使用第三方PCIe分析程序
A.2. PCIe链路检查工具概述 x
A.2.1. PCIe* Link Inspector硬件
A.2.1. PCIe* Link Inspector硬件 x
A.2.1.1. 使能 PCIe* Link Inspector A.2.1.2. 运行 PCIe* Link Inspector A.2.1.3. PCIe* Link Inspector LTSSM监控工具 A.2.1.4. 访问配置空间和收发器寄存器 A.2.1.5. 其他状态命令
A.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
A.2.1.3.1. LTSSM监控寄存器 A.2.1.3.2. ltssm_save2file <file_name> A.2.1.3.3. ltssm_file2console A.2.1.3.4. ltssm_debug_check A.2.1.3.5. ltssm_display <num_states> A.2.1.3.6. ltssm_save_oldstates
A.2.1.4. 访问配置空间和收发器寄存器 x
A.2.1.4.1. PCIe* Link Inspector命令 A.2.1.4.2. ADME PLL和通道命令 A.2.1.4.3. 寄存器地址映射
A.2.1.5. 其他状态命令 x
A.2.1.5.1. 显示PLL锁定和校准状态寄存器
C. Root Port BFM x
C.1. Root Port（根端口） BFM概述 C.2. 对Application Layer发布Read和Write事务 C.3. Root Port和Endpoint的配置 C.4. 配置空间总线和器件编号 C.5. BFM存储器映射
D. BFM处理过程与函数 x
D.1. ebfm_barwr处理过程 D.2. ebfm_barwr_imm处理过程 D.3. ebfm_barrd_wait处理过程 D.4. ebfm_barrd_nowt处理过程 D.5. ebfm_cfgwr_imm_wait处理过程 D.6. Ebfm_cfgwr_imm_nowt处理过程 D.7. ebfm_cfgrd_wait处理过程 D.8. ebfm_cfgrd_nowt处理过程 D.9. BFM配置过程 D.10. BFM共享存储器访问过程 D.11. BFM日志和消息处理过程 D.12. Verilog HDL格式化函数
D.9. BFM配置过程 x
D.9.1. ebfm_cfg_rp_ep处理过程 D.9.2. ebfm_cfg_decode_bar处理过程
D.10. BFM共享存储器访问过程 x
D.10.1. 共享存储器常量 D.10.2. shmem_write处理过程 D.10.3. shmem_read函数 D.10.4. shmem_display Verilog HDL函数 D.10.5. shmem_fill处理过程 D.10.6. shmem_chk_ok函数
D.11. BFM日志和消息处理过程 x
D.11.1. ebfm_display Verilog HDL函数 D.11.2. ebfm_log_stop_sim Verilog HDL函数 D.11.3. ebfm_log_set_suppressed_msg_mask任务 D.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 D.11.5. ebfm_log_open Verilog HDL函数 D.11.6. ebfm_log_close Verilog HDL函数
D.12. Verilog HDL格式化函数 x
D.12.1. himage1 D.12.2. himage2 D.12.3. himage4 D.12.4. himage8 D.12.5. himage16 D.12.6. dimage1 D.12.7. dimage2 D.12.8. dimage3 D.12.9. dimage4 D.12.10. dimage5 D.12.11. dimage6 D.12.12. dimage7
1. 介绍
2. 快速入门指南
3. 块和接口说明
4. 参数
5. 使用IP Core进行设计
6. 寄存器
7. 设计实例和测试台
A. 故障排查与链路状态观察
B. Avalon-MM IP类型比较
C. Root Port BFM
D. BFM处理过程与函数
E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史

3.2.2.1. 功能级复位管道（FLR）

Function Level Reset（FLR）是一项可选功能，允许软件对支持多功能的器件中的某一个功能复位。软件可通过检查Device Capabilities寄存器中的Function-Level Reset Capability位来确定该功能在器件中的可用性。

必须等待所有待处理描述符以其状态做出响应，然后才可置位FLR完成（completion）使用特定Physical Function (PF)或Virtual Function (VF)。这是因为IP Core的本次发布中，数据移动器不会在运行或待处理描述符中进行内部复位。

通常，必须确保（尤其是通过软件）FLR启动后无剩余的待处理请求，尤其在FLR到达端点的时间仍未确定时。

表 24.  功能级复位(FLR)管道
信号名称 方向 说明
flr_pf_active_o[<PFNUM> - 1 : 0] Output

设置PCIe Device Control Register的bit 15后，SR-IOV Bridge置位flr_pf_active_o。bit 15是FLR字段。一旦置位，flr_pf_active_o信号保持在高电平，直到Application Layer对相关功能设置flr_pf_done_i为高电平。

Application Layer必须执行必要操作以清除与被复位功能相关联的未决传输。Application Layer必须置位flr_pf_done_i来表明其已完成FLR操作，并且准备重新使能PF。

flr_pf_done_i[<PFNUM> - 1 : 0] Input

当置位一个或多个周期时，表明Application Layer已经完成所有PF相关联逻辑的复位。Bit 0用于PF0。Bit 1用于PF1，依此类推。用户通过cfg写广播总线对发送到PF寄存器的FLR写进行解码。当flr_pf_active_o置位时，Application Layer必须在100毫秒内置位flr_completed以重新使能此功能。

flr_rcvd_pf_o[<PFNUM> - 1 : 0] Output 每PF一个位。任何位上的1个周期脉冲表示主机已针对某个PF发布了1个FLR。
flr_rcvd_pfnum_o[<PFNUM_WIDTH> - 1 : 0] Output 与应复位的虚拟功能相关联的PF号。
flr_completed_pf_i[<PFNUM> - 1 : 0] Input 每PF一个位。任何位上的一个单周期脉冲表示应用程序已完成相应PF的FLR序列，并准备启用。
flr_completed_pfnum_i[<PFNUM_WIDTH> - 1 : 0] Input 与具有已完成FLR的虚拟功能相关联的PF号。
二级标题