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E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史
文档版本 | Intel® Quartus® Prime版本 | 修订内容 |
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2019.09.30 | 19.3 | 添加注释阐明本用户指南仅适用于 Intel® Stratix® 10器件的H-Tile和L-Tile类型。 将器件系列的支持水平更改为“Preliminary”(初步)。 在Features列表中添加Autonomous Hard IP模式。 更新了图示Example of Interrupt Controller Integration with Endpoint Avalon® -MM Intel® Stratix® 10 Hard IP+ for PCIe,以tl_cfg_*信号替换msi_*信号。 |
2019.07.19 | 19.1 | 添加了关于int_status[10:8]的说明(仅适用于H-Tile)。 |
2019.07.18 | 19.1 | 添加了注释以说明refclk必须保持稳定并在器件上电时自由运行,以成功进行设备配置。 Hard IP Status and Link Training Conduit部分添加了对int_status[7:0]和int_status_common[2:0]接口信号的说明。 |
2019.03.30 | 19.1 | 对某些部分的文字重新措词,以阐明此IP核中不包含内部DMA控制器。其仅具有BAR Interpreter和Data Movers。DMA设计实例确实包含一个外部DMA控制器。如果不使用DMA设计实例,就需要自行实现外部DMA控制器。 将术语Descriptor Controller更改为DMA Controller。 说明bam_response_i[1:0]为被保留的输入,应将其驱动到0。 |
2019.03.05 | 18.1.1 | 更新了Simulating the Design Example部分中的仿真命令。 |
2019.01.16 | 18.1.1 | 删除了有关BIOS枚举问题的部分,因为其不适用于 Intel® Stratix® 10器件。 |
2018.12.24 | 18.1.1 | 添加了完成超时检查功能。 添加了PCIe Link Inspector概述。 |
2018.10.31 | 18.1 | 在Channel Layout and PLL Usage部分中添加了通道布局图。 |
2018.09.24 | 18.1 | 对2个新的信号总线,flr_pf_active_o[<PFNUM> - 1 : 0]和flr_pf_done_i[<PFNUM> -1 : 0]添加说明。 更新了运行设计实例ModelSim仿真的步骤。 更新了运行设计实例的步骤。 |
2018.08.29 | 18.0 | 在运行ModelSim仿真的指令中添加调用vsim的步骤。 |
2018.05.07 | 18.0 | 首次发布 |