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5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition)
文件名 |
说明 |
---|---|
<your_ip>.ip |
包含工程中IP核参数化的顶层IP系列文件。如果此IP是Platform Designer系统的一部分,参数编辑器还会生成一个.qsys文件。 |
<your_ip>.cmp | VHDL Component Declaration(.cmp)文件是一个文本文档,包含VHDL设计文件中您使用的局部类属和端口定义。 |
<your_ip>_generation.rpt | IP或Platform Designer生成日志文件。显示IP生成期间的消息摘要。 |
<your_ip>.qgsimc (仅Platform Designer系统) | 仿真高速缓存文件,对比.qsys和.ip文件与Platform Designer系统和IP核的当前参数化。该对比确定Platform Designer是否需要跳过再次生成HDL。 |
<your_ip>.qgsynth (仅Platform Designer系统) | 综合高速缓存文件,对比.qsys和.ip文件与Platform Designer系统和IP核的当前参数化。该对比确定Platform Designer是否需要跳过再次生成HDL。 |
<your_ip>.qip | 包含集成和编译IP组件的全部信息。 |
<your_ip>.csv | 包含有关IP组件升级状态的信息。 |
<your_ip>.bsf |
Block Diagram Files(.bdf)中所使用IP的符号表示 |
<your_ip>.spd | ip-make-simscript要求的输入文件,以生成仿真脚本。.spd文件包含一个用于仿真的生成文件列表,以及初始化存储器的信息。 |
<your_ip>.ppf | Pin Planner File(.ppf)储存的是为结合Pin Planner的使用而创建的IP组件端口和节点约束。 |
<your_ip>_bb.v | 可将Verilog黑匣(_bb.v)文件用作使用黑匣时的空模块声明。 |
<your_ip>_inst.v or _inst.vhd | HDL实例例化模板。可将此文件内容复制粘贴到您的HDL文件中从而例化IP。 |
<your_ip>.regmap | 如果IP包含寄存器信息,则 Intel® Quartus® Prime软件生成.regmap文件。该.regmap文件说明主从接口的寄存器映射信息。此文件通过提供更多系统相关的详细寄存器信息来补充.sopcinfo文件。该文件使能System Console(系统控制台)中的寄存器显示视图和用户定制统计数据。 |
<your_ip>.svd | 支持HPS System Debug工具查看连接Platform Designer系统内HPS的外设的寄存器映射。 综合期间, Intel® Quartus® Prime软件将System Console主接口可见的从接口.svd文件储存在调试部分的.sof 文件中。System Console从Platform Designer查询寄存器映射信息的部分进行读取。对于系统从接口,Platform Designer按名称访问各寄存器。 |
<your_ip>.v <your_ip>.vhd | 例化每个子模块或子IP核以进行综合和仿真的HDL文件。 |
/mentor/ | 包含msim_setup.tcl脚本以建立和运行ModelSim仿真。 |
/aldec/ | 包含Riviera-PRO脚本rivierapro_setup.tcl以建立和运行仿真。 |
/synopsys/vcs/ /synopsys/vcsmx/ |
包含壳脚本(shell script)vcs_setup.sh以建立和运行VCS*仿真。 包含壳脚本(shell script)vcsmx_setup.sh和synopsys_sim.setup文件以建立和运行VCS MX*仿真。 |
/cadence/ | 包含壳脚本(shell script)ncsim_setup.sh和其它的安装文件来建立和运行NCSIM仿真。 |
/submodules/ | 包含IP核子模块的HDL文件。 |
/<IP submodule>/ | Platform Designer针对Platform Designer所生成的每个IP子模块目录生成/synth和/sim子目录。 |