Avalon® 存储器映射（Avalon-MM） Intel® Stratix® 10 Hard IP+用于 PCI Express* 解决方案用户手册

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ID 683527
日期 9/30/2019
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1. 介绍 2. 快速入门指南 3. 块和接口说明 4. 参数 5. 使用IP Core进行设计 6. 寄存器 7. 设计实例和测试台 A. 故障排查与链路状态观察 B. Avalon-MM IP类型比较 C. Root Port BFM D. BFM处理过程与函数 E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史
1. 介绍 x
1.1. 功能特性 1.2. 器件系列支持 1.3. 发布信息 1.4. 建议的速度等级 1.5. 资源使用情况 1.6. 收发器Tile 1.7. 通道可用性
2. 快速入门指南 x
2.1. 设计组件 2.2. 目录结构 2.3. 生成设计实例 2.4. 仿真设计实例 2.5. 编译设计实例与器件编程 2.6. 安装Linux Kernel Driver 2.7. 运行设计实例应用程序 2.8. 确保设计实例符合时序要求
3. 块和接口说明 x
3.1. 块说明 3.2. 接口说明
3.1. 块说明 x
3.1.1. 标记
3.2. 接口说明 x
3.2.1. Avalon-MM接口摘要 3.2.2. 时钟和复位 3.2.3. 系统接口
3.2.1. Avalon-MM接口摘要 x
3.2.1.1. Read Data Mover（RDDM）接口 3.2.1.2. Write Data Mover (WRDM) 接口 3.2.1.3. 突发Avalon-MM Slave（BAS）接口 3.2.1.4. 突发Avalon-MM Master（BAM）接口
3.2.1.1. Read Data Mover（RDDM）接口 x
3.2.1.1.1. Read Data Mover Avalon-MM Write Master和Conduit 3.2.1.1.2. 读数据移动器Avalon-ST描述符Sink 3.2.1.1.3. Read Data Mover Status Avalon-ST Source
3.2.1.2. Write Data Mover (WRDM) 接口 x
3.2.1.2.1. Write Data Mover Avalon-MM Read Master和Conduit 3.2.1.2.2. 写数据移动器Avalon-ST描述符Sink 3.2.1.2.3. Write Data Mover Status Avalon-ST Source
3.2.1.4. 突发Avalon-MM Master（BAM）接口 x
3.2.1.4.1. PCIe地址到Avalon-MM地址映射
3.2.2. 时钟和复位 x
3.2.2.1. 功能级复位管道（FLR）
3.2.3. 系统接口 x
3.2.3.1. 串行数据接口 3.2.3.2. PIPE接口 3.2.3.3. 中断 3.2.3.4. Flush请求 3.2.3.5. 重新配置 3.2.3.6. Hard IP状态和链路训练管道（Link Training Conduit） 3.2.3.7. 测试管道（Test Conduit）
3.2.3.3. 中断 x
3.2.3.3.1. PCIe Hard IP为Endpoint时的可用中断信号
3.2.3.5. 重新配置 x
3.2.3.5.1. PCIe Hard IP重新配置 3.2.3.5.2. 收发器重新配置 3.2.3.5.3. PLL重配置
4. 参数 x
4.1. Avalon-MM设置 4.2. 基地址寄存器 4.3. 器件识别寄存器(Device Identification Register) 4.4. PCI Express和PCI性能参数 4.5. 配置，调试和扩展选项 4.6. PHY特征 4.7. 设计实例 4.8. 多功能和SR-IOV系统设置
4.4. PCI Express和PCI性能参数 x
4.4.1. 器件性能(Device Capabilities) 4.4.2. 链路性能(Link Capabilities) 4.4.3. MSI和MSI-X Capabilities 4.4.4. 电源管理 4.4.5. Vendor Specific Extended Capability (VSEC)
5. 使用IP Core进行设计 x
5.1. 生成 5.2. 仿真 5.3. IP核生成输出( Intel® Quartus® Prime Pro Edition) 5.4. 通道布局和PLL使用
6. 寄存器 x
6.1. 配置空间寄存器
6.1. 配置空间寄存器 x
6.1.1. 寄存器访问定义 6.1.2. PCI配置头（header）寄存器 6.1.3. PCI Express Capability结构 6.1.4. Intel定义的VSEC Capability头 6.1.5. 不可纠正的内部错误状态寄存器 6.1.6. 不可纠正的内部错误掩码寄存器 6.1.7. 可纠正的内部错误状态寄存器 6.1.8. 可纠正的内部错误掩码寄存器
6.1.4. Intel定义的VSEC Capability头 x
6.1.4.1. Intel定义的供应商特定Header 6.1.4.2. Intel Marker 6.1.4.3. JTAG Silicon ID 6.1.4.4. 用户可配置器件和电路板ID
7. 设计实例和测试台 x
7.1. 设计实例概述 7.2. Testbench概述
7.1. 设计实例概述 x
7.1.1. 块说明 7.1.2. 设计实例的编程模型 7.1.3. 使用设计实例的DMA操作
7.1.1. 块说明 x
7.1.1.1. DMA Controller（仅DMA设计实例） 7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) 7.1.1.3. Avalon-MM地址到PCIe地址映射 7.1.1.4. BAR Interpreter
7.1.1.1. DMA Controller（仅DMA设计实例） x
7.1.1.1.1. 寄存器集 7.1.1.1.2. 死锁风险和规避 7.1.1.1.3. 中断 7.1.1.1.4. 使用DMA Controller
7.1.1.2. Traffic Generator和Checker (仅BAS设计实例) x
7.1.1.2.1. 寄存器集
7.1.3. 使用设计实例的DMA操作 x
7.1.3.1. 读DMA实例 7.1.3.2. 写DMA实例 7.1.3.3. 使用Traffic Generator（仅BAS设计实例） 7.1.3.4. 使用Traffic Checker（仅BAS设计实例）
A. 故障排查与链路状态观察 x
A.1. 故障排查 A.2. PCIe链路检查工具概述
A.1. 故障排查 x
A.1.1. Polling.Active状态后仿真进程失败 A.1.2. 硬件启动问题 A.1.3. 链路训练 A.1.4. 使用第三方PCIe分析程序
A.2. PCIe链路检查工具概述 x
A.2.1. PCIe* Link Inspector硬件
A.2.1. PCIe* Link Inspector硬件 x
A.2.1.1. 使能 PCIe* Link Inspector A.2.1.2. 运行 PCIe* Link Inspector A.2.1.3. PCIe* Link Inspector LTSSM监控工具 A.2.1.4. 访问配置空间和收发器寄存器 A.2.1.5. 其他状态命令
A.2.1.3. PCIe* Link Inspector LTSSM监控工具 x
A.2.1.3.1. LTSSM监控寄存器 A.2.1.3.2. ltssm_save2file <file_name> A.2.1.3.3. ltssm_file2console A.2.1.3.4. ltssm_debug_check A.2.1.3.5. ltssm_display <num_states> A.2.1.3.6. ltssm_save_oldstates
A.2.1.4. 访问配置空间和收发器寄存器 x
A.2.1.4.1. PCIe* Link Inspector命令 A.2.1.4.2. ADME PLL和通道命令 A.2.1.4.3. 寄存器地址映射
A.2.1.5. 其他状态命令 x
A.2.1.5.1. 显示PLL锁定和校准状态寄存器
C. Root Port BFM x
C.1. Root Port（根端口） BFM概述 C.2. 对Application Layer发布Read和Write事务 C.3. Root Port和Endpoint的配置 C.4. 配置空间总线和器件编号 C.5. BFM存储器映射
D. BFM处理过程与函数 x
D.1. ebfm_barwr处理过程 D.2. ebfm_barwr_imm处理过程 D.3. ebfm_barrd_wait处理过程 D.4. ebfm_barrd_nowt处理过程 D.5. ebfm_cfgwr_imm_wait处理过程 D.6. Ebfm_cfgwr_imm_nowt处理过程 D.7. ebfm_cfgrd_wait处理过程 D.8. ebfm_cfgrd_nowt处理过程 D.9. BFM配置过程 D.10. BFM共享存储器访问过程 D.11. BFM日志和消息处理过程 D.12. Verilog HDL格式化函数
D.9. BFM配置过程 x
D.9.1. ebfm_cfg_rp_ep处理过程 D.9.2. ebfm_cfg_decode_bar处理过程
D.10. BFM共享存储器访问过程 x
D.10.1. 共享存储器常量 D.10.2. shmem_write处理过程 D.10.3. shmem_read函数 D.10.4. shmem_display Verilog HDL函数 D.10.5. shmem_fill处理过程 D.10.6. shmem_chk_ok函数
D.11. BFM日志和消息处理过程 x
D.11.1. ebfm_display Verilog HDL函数 D.11.2. ebfm_log_stop_sim Verilog HDL函数 D.11.3. ebfm_log_set_suppressed_msg_mask任务 D.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 D.11.5. ebfm_log_open Verilog HDL函数 D.11.6. ebfm_log_close Verilog HDL函数
D.12. Verilog HDL格式化函数 x
D.12.1. himage1 D.12.2. himage2 D.12.3. himage4 D.12.4. himage8 D.12.5. himage16 D.12.6. dimage1 D.12.7. dimage2 D.12.8. dimage3 D.12.9. dimage4 D.12.10. dimage5 D.12.11. dimage6 D.12.12. dimage7
1. 介绍
2. 快速入门指南
3. 块和接口说明
4. 参数
5. 使用IP Core进行设计
6. 寄存器
7. 设计实例和测试台
A. 故障排查与链路状态观察
B. Avalon-MM IP类型比较
C. Root Port BFM
D. BFM处理过程与函数
E. Avalon-MM Intel® Stratix® 10 Hard IP+用于PCIe*文档修订历史

6.1. 配置空间寄存器

表 49.  配置空间Capability结构与PCIe基本规范说明之间的对应关系

字节地址

配置空间寄存器

PCIe规范中的对应部分

0x000-0x03C

PCI Header Type 0配置寄存器

Type 0 Configuration Space Header

0x040-0x04C

电源管理

 PCI Power Management Capability Structure

0x050-0x05C

MSI Capability结构

MSI Capability Structure，也可参考PCI Local Bus Specification

0x060-0x06C 保留 N/A

0x070-0x0A8

PCI Express Capability结构

PCI Express Capability Structure

0x0B0-0x0B8

MSI-X Capability结构

MSI-X Capability Structure，也可参考PCI Local Bus Specification

0x0BC-0x0FC 保留 N/A
0x100-0x134 高级错误报告（AER）（仅PF） Advanced Error Reporting Capability
0x138-0x184 保留 N/A

0x188-0x1B0

下游PCI Express扩展Capability头

PCI Express Extended Capability

0x1B4-0xB7C

 保留

N/A
0x1B8-0x1F4 SR-IOV Capability结构 Single Root I/O Virtualization and Sharing Specification, Rev, 1.1中的SR-IOV Extended Capability Header
0x1F8-0x1D0 事务处理Hints (TPH）发送器（Requester）Capability TLP Processing Hints (TPH)
0x1D4-0x280 保留 N/A
0x284-0x288 地址转化服务 (ATS) Capability结构 Single Root I/O Virtualization and Sharing Specification, Rev. 1.1 中的Address Translation Services Extended Capability (ATS)

0xB80-0xBFC

Intel指定

Vendor-Specific Header (Header only)

0xC00

可选自定义扩展

N/A
0xC00 可选自定义扩展 N/A
表 50.  配置空间寄存器字段汇总

字节地址

Hard IP配置空间寄存器

PCIe规范中的对应部分

0x000

器件ID，供应商ID

Type 0 Configuration Space Header

0x004

状态，命令

Type 0 Configuration Space Header

0x008

类别代码，版本ID

Type 0 Configuration Space Header

0x00C

Header类型，Cache行大小

Type 0 Configuration Space Header

0x010

Base Address 0

Base Address Registers

0x014

Base Address 1

Base Address Registers

0x018

Base Address 2

Base Address Registers

0x01C

Base Address 3

Base Address Registers

0x020

Base Address 4

Base Address Registers

0x024

Base Address 5

Base Address Registers

0x028

保留

N/A

0x02C

子系统ID，子系统供应商ID

Type 0 Configuration Space Header

0x030

保留

N/A

0x034

功能指针

Type 0 Configuration Space Header

0x038

保留

N/A

0x03C

中断管脚，中断行

Type 0 Configuration Space Header

0x040 PME_Support，D1，D2等。 PCI Power Management Capability Structure
0x044 PME_en，PME_Status等。 Power Management Status and Control Register

0x050

MSI-Message Control, Next Cap Ptr, Capability ID

MSI and MSI-X Capability Structures

0x054

消息地址

MSI and MSI-X Capability Structures

0x058

消息上层地址

MSI and MSI-X Capability Structures

0x05C

保留的消息数据

MSI and MSI-X Capability Structures

0x0B0

MSI-X Message Control Next Cap Ptr Capability ID

MSI and MSI-X Capability Structures

0x0B4

MSI-X列表偏移BIR

MSI and MSI-X Capability Structures

0x0B8

Pending Bit Array (PBA) Offset BIR

MSI and MSI-X Capability Structures

0x100

PCI Express Enhanced Capability Header

Advanced Error Reporting Enhanced Capability Header

0x104

不可纠正错误状态寄存器

Uncorrectable Error Status Register

0x108

不可纠正错误Mask寄存器

Uncorrectable Error Mask Register

0x10C

不可纠正错误Mask寄存器

Uncorrectable Error Severity Register

0x110

可纠正错误状态寄存器

Correctable Error Status Register

0x114

可纠正Mask寄存器

Correctable Error Mask Register

0x118

高级错误Capabilities和控制寄存器

Advanced Error Capabilities and Control Register

0x11C

Header日志寄存器

Header Log Register

0x12C

根错误命令

Root Error Command Register

0x130

根错误状态

Root Error Status Register

0x134

错误源识别寄存器可纠正错误源ID寄存器

Error Source Identification Register

0x188

下个Capability偏移，PCI Express扩展Capability ID

Secondary PCI Express Extended Capability

0x18C

使能SKP OS，链路均衡请求，执行均衡

Link Control 3 Register
0x190

Lane错误状态寄存器

Lane Error Status Register

0x194:0x1B0

Lane均衡控制寄存器

Lane Equalization Control Register
0xB80 VSEC Capability Header Vendor-Specific Extended Capability Header
0xB84 VSEC长度，版本，ID Vendor-Specific Header
0xB88 Intel Marker Intel指定寄存器
0xB8C JTAG Silicon ID DW0
0xB90 JTAG Silicon ID DW1
0xB94 JTAG Silicon ID DW2
0xB98 JTAG Silicon ID DW3
0xB9C 用户器件和电路板类型ID
0xBA0:0xBAC 保留
0xBB0 通用控制和状态寄存器
0xBB4 不可纠正内部错误状态寄存器
0xBB8 不可纠正内部错误Mask寄存器
0xBBC 可纠正错误状态寄存器
0xBC0 可纠正错误Mask寄存器
0xBC4:BD8 保留 N/A
0xC00 可选定制扩展 N/A

本章节内容
寄存器访问定义
PCI配置头（header）寄存器
PCI Express Capability结构
Intel定义的VSEC Capability头
不可纠正的内部错误状态寄存器
不可纠正的内部错误掩码寄存器
可纠正的内部错误状态寄存器
可纠正的内部错误掩码寄存器

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