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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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5.4.1. 验证Verilog编译单元
Intel® Quartus® Prime Pro Edition综合使用不同的方法定义编译单元。 Verilog LRM将编译单元的概念定义为“一个或多个编译到一起的Verilog源文件”,并形成编译单元范围。仅在编译单元范围内可见的项目包括,宏,全局声明和默认网络类型。所包含文件中的内容称为父级文件编译单元的一部分。所有编辑单元中均可见模块,原语,程序,接口和数据包。请确保您的RTL可适应这些更改。
其他Quartus软件产品 | Intel® Quartus® Prime Pro Edition |
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其他Quartus软件产品中的综合遵循“多文件编译单元”(MFCU)方法选择编译单元文件。MFCU中,所有文件在同一编译单元中进行编译。所有文件中均可见全局定义和指令。但会在每个文件开头重置默认网络类型。 | Intel® Quartus® Prime Pro Edition综合遵循“单个文件编译单元”(SFCU)方法选择编译单元文件。SFCU中,每个文件都是一个编译单元,文件顺序无关紧要,且只在文件末尾定义宏。 |
注: 可使用以下分配选择更换MFCU模式:set_global_assignment -name VERILOG_CU_MODE MFCU