Intel® Quartus® Prime Pro Edition用户指南: 入门

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ID 683463
日期 9/28/2020
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1. Intel® Quartus® Prime Standard Edition简介 2. 管理 Intel® Quartus® Prime工程 3. 设计规划 4. Intel® FPGA IP核介绍 5. 移植到 Intel® Quartus® Prime Pro Edition A. Intel® Quartus® Prime Pro Edition用户指南 6. 文件存档
1. Intel® Quartus® Prime Standard Edition简介 x
1.1. 选择 Intel® Quartus® Prime软件版本 1.2. Intel® Quartus® Prime Pro Edition简介修订历史
2. 管理 Intel® Quartus® Prime工程 x
2.1. 查看基本工程信息 2.2. Intel® Quartus® Prime工程内容 2.3. 管理工程设置 2.4. 管理逻辑设计文件 2.5. 管理时序约束 2.6. 集成其他EDA工具 2.7. 导出编译结果 2.8. 跨操作系统移植工程 2.9. 工程存档 2.10. 命令行界面 2.11. 管理工程修订历史
2.1. 查看基本工程信息 x
2.1.1. 使用Compilation Dashboard 2.1.2. 查看工程报告 2.1.3. 查看工程消息 2.1.4. 自动发送问题报告
2.1.3. 查看工程消息 x
2.1.3.1. 抑制消息显示
2.2. Intel® Quartus® Prime工程内容 x
2.2.1. 工程文件最佳实践
2.3. 管理工程设置 x
2.3.1. 指定目标器件或电路板 2.3.2. 优化工程设置
2.3.2. 优化工程设置 x
2.3.2.1. 使用Design Space Explorer II优化设置 2.3.2.2. 使用Project Revisions优化设置 2.3.2.3. 反标优化的分配
2.4. 管理逻辑设计文件 x
2.4.1. 包含设计库 2.4.2. 创建一个工程副本
2.7. 导出编译结果 x
2.7.1. 导出版本兼容的编译数据库 2.7.2. 导入版本兼容的编译数据库 2.7.3. 创建设计分区 2.7.4. 导出设计分区 2.7.5. 重复使用设计分区 2.7.6. 查看Quartus数据库文件信息 2.7.7. 清除编译结果
2.7.6. 查看Quartus数据库文件信息 x
2.7.6.1. QDB文件属性类型
2.8. 跨操作系统移植工程 x
2.8.1. 移植设计文件和库 2.8.2. 设计库移植指导
2.8.1. 移植设计文件和库 x
2.8.1.1. 使用相对路径
2.9. 工程存档 x
2.9.1. 手动添加文件到存档 2.9.2. 存档用于服务请求的工程 2.9.3. 使用外部修订控制
2.9.3. 使用外部修订控制 x
2.9.3.1. 包含到外部修订控制中的文件
2.10. 命令行界面 x
2.10.1. 工程修订命令 2.10.2. 工程存档命令 2.10.3. 工程数据库命令
2.10.3. 工程数据库命令 x
2.10.3.1. quartus_cdb 可执行文件管理可兼容版本数据库
3. 设计规划 x
3.1. 设计规划 3.2. 创建设计规范和测试计划 3.3. 面向目标器件的规划 3.4. 规划Intellectual Property核 3.5. 规划标准接口 3.6. 规划器件编程 3.7. 规划器件功耗 3.8. 规划接口I/O管脚 3.9. 规划其他EDA工具 3.10. 规划片上调试工具 3.11. 规划HDL编码风格 3.12. 规划层次和基于团队的设计 3.13. 设计规划修订历史
3.3. 面向目标器件的规划 x
3.3.1. 器件移植规划
3.8. 规划接口I/O管脚 x
3.8.1. 同步切换噪声分析
3.9. 规划其他EDA工具 x
3.9.1. 第三方综合工具 3.9.2. 第三方仿真工具
3.11. 规划HDL编码风格 x
3.11.1. 设计建议 3.11.2. 建议的HDL编码样式 3.11.3. 管理亚稳定性
3.12. 规划层次和基于团队的设计 x
3.12.1. 无设计分区的平面编译
4. Intel® FPGA IP核介绍 x
4.1. IP Catalog和Parameter Editor 4.2. Intel® FPGA IP核安装和许可 4.3. IP常规设置 4.4. 向IP Catalog添加自己的IP 4.5. Intel® FPGA IP的最佳实践 4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition) 4.7. 修改IP实例 4.8. 升级IP核 4.9. 仿真 Intel® FPGA IP核 4.10. 使用其他EDA工具综合IP核 4.11. 以HDL例化IP核 4.12. 支持IEEE 1735加密标准 4.13. Intel FPGA IP核介绍修订历史
4.1. IP Catalog和Parameter Editor x
4.1.1. Parameter Editor
4.2. Intel® FPGA IP核安装和许可 x
4.2.1. Intel® FPGA IP Evaluation Mode
4.2.1. Intel® FPGA IP Evaluation Mode x
4.2.1.1. Intel FPGA IP版本管理 4.2.1.2. 查看IP许可状态
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition) x
4.6.1. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 4.6.2. 编写IP核生成的脚本
4.8. 升级IP核 x
4.8.1. 在命令行上升级IP核 4.8.2. 将IP核移植到其他器件 4.8.3. IP故障排查或Platform Designer系统升级
4.9. 仿真 Intel® FPGA IP核 x
4.9.1. 生成IP仿真文件 4.9.2. 编制IP仿真脚本
4.9.2. 编制IP仿真脚本 x
4.9.2.1. 生成组合仿真器安装脚本（ Intel® Quartus® Prime Pro Edition）
4.11. 以HDL例化IP核 x
4.11.1. 顶层Verilog HDL模块实例 4.11.2. 顶层 VHDL模块实例
5. 移植到 Intel® Quartus® Prime Pro Edition x
5.1. 单独存放Pro Edition工程文件 5.2. 升级工程分配和约束 5.3. 升级IP核和Platform Designer系统 5.4. 升级不合规设计RTL 5.5. 向 Intel® Quartus® Prime Pro Edition移植修订历史
5.2. 升级工程分配和约束 x
5.2.1. 修改实体名称分配 5.2.2. 决定时序收敛实体名称 5.2.3. 验证生成的节点名称分配 5.2.4. 替换Logic Lock (Standard)区域 5.2.5. 修改Signal Tap Logic Analyzer文件 5.2.6. 删除对.qip文件的参考内容 5.2.7. 删除不支持的功能分配
5.2.4. 替换Logic Lock (Standard)区域 x
5.2.4.1. Logic Lock区域分配实例
5.4. 升级不合规设计RTL x
5.4.1. 验证Verilog编译单元 5.4.2. 更新实体“自动发现” 5.4.3. 确保每个库具有不同VHDL Namespace 5.4.4. 删除不支持的参数传递 5.4.5. 删除WYSIWYG例化中未指定大小的常数 5.4.6. 删除非标准编译指令 5.4.7. 先声明对象再初始赋值 5.4.8. 限制SystemVerilog文件的SystemVerilog功能 5.4.9. 避免Always块中的分配混合 5.4.10. 避免“未连接”，“不存在”的端口 5.4.11. 避免非法参数范围 5.4.12. 更新Verilog HDL和VHDL类型映射
5.4.1. 验证Verilog编译单元 x
5.4.1.1. Verilog HDL配置例化
1. Intel® Quartus® Prime Standard Edition简介
2. 管理 Intel® Quartus® Prime工程
3. 设计规划
4. Intel® FPGA IP核介绍
5. 移植到 Intel® Quartus® Prime Pro Edition
A. Intel® Quartus® Prime Pro Edition用户指南
6. 文件存档

2.11. 管理工程修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2020.09.28 20.3
  • 更新了针对管脚，时钟，RAM和DSP支持的"Back-Annotate Optimized Assignments" 。
2020.05.01 20.1
  • 在"Design Guidelines for Component Instances"主题中添加关于.qar文件要求的注释。
2019.09.30 19.3
  • 添加了“禁用自动发送问题报告”主题。
  • 添加了“抑制消息”主题。
2018.09.24 18.1
  • 将“导出，存档和移植工程”细分为单独的部分。
  • 在“导出版本兼容编译数据库”主题中说明了完整芯片数据库的移植。
  • 在“导出设计分区”话题中说明了自动.qdb分区导出。
  • 添加了“查看Quartus数据库文件信息”主题。
  • 添加了“指定目标器件或电路板”主题。
  • 将“Intel FPGA IP核介绍”分成不同章节。
  • 将“IP核最佳实践”主题移动到Intel FPGA IP核介绍章节。
  • Moved "Factors Affecting Compilation Results" topic to Design Compilation: Intel Quartus Prime Pro Edition User Guide.
2018.05.07 18.0.0
  • 初次以入门用户指南章节单独发布
  • 修订了“导出设计分区”主题，添加实体绑定“包含所选分区实体绑定SDC文件，添加了必要步骤，删除了独立主题中涵盖的“导入步骤”。
  • 将标题“管理基于团队的设计”更改为“导出，存档，移植工程"，并进行了内容更新。
  • 将标题”跨软件版本移植编译结果“更改为“导出编译数据库”，并进行了内容更新。
  • 将标题“导出结果数据库”更改为“导出版本兼容的设计编译数据库”，并进行了内容更新。
  • 将标题“导入结果数据库”更改为“导入版本兼容的设计编译数据库”，并进行了内容更新。
  • 将标题“清除工程数据库”更改为“清除工程编译数据库”。
  • 更新了IP Catalog的截屏，并更新了参数编辑器中的IP名称。
日期 版本 修订内容
2017年11月6日 17.1.0
  • 按照 Intel® 标准修订了产品品牌。
  • 修订了主题 Intel® FPGA IP Evaluation Mode（前称为OpenCore）。
  • 从export_design命令内容中删除了-compatible属性。
  • 更新了图示：Project Navigator中的IP升级警报
  • 更新了IP Core Upgrade Status列表的图标，并添加了一行显示“IP Component Outdated状态”。
2017.05.08 17.0.0
  • 添加了Project Tasks窗格并更新了New Project Wizard。
  • 更新了Compilation Dashboard图，以展现并发分析。
  • 删除了Settings对话框截屏里的Smart Compilation选项。
  • 将IP目录截屏更新为最新的GUI
  • 添加了有关“反标约束命令”的主题。
  • 添加了“导出设计分区”主题。
  • 删除了有关已淘汰的“增量编译”的内容。
  • 添加了Block-Level Design Flows的参阅内容。
2016.10.31 16.1.0
  • 添加有关编译步骤和快照的参阅内容。
  • 删除了对比修订的支持。
  • 添加了有关 Intel® Quartus® Prime Pro Edition stand-alone（独立）IP生成期间.ip文件创建的参考内容。
  • 更新了IP Core Generation Output文件列表和图示。
  • 添加支持IP Core Encryption主题的内容。
  • 更名为Intel
2016.05.03 16.0.0
  • 删除了关于使用多个处理器时串行等效性的声明。
  • 添加了“保留编译结果”部分。
  • 添加了“跨Quartus Prime软件移植结果”部分，及其子话题部分以获取不同版本Quartus Prime之间导入和导出编译结果的信息。
  • 添加了“工程数据库和命令”部分以及其子话题。
2016.02.09 15.1.1
  • 阐明关于“生成组合仿真程序建立脚本”的说明。
  • 阐明将工程输出文件保存于指定目录选项的位置。
2015.11.02 15.1.0
  • 添加了“生成独立于版本的IP仿真脚本”主题。
  • 添加了对支持的仿真器的IP仿真脚本模板实例。
  • 在“顶层脚本”主题中添加了“包含IP仿真脚本”。
  • 添加了“IP更新故障排除”主题。
  • 根据GUI的改变更新了IP Catalog和参数编辑器说明。
  • 根据GUI的最新改变更新了IP升级和移植步骤。
  • 根据GUI的改变更新了生成IP Cores的过程。
  • 更新了IP Cores生成文件和Qsys系统说明。
  • 删除了有关版本15.1中不支持的器件和功能的参阅内容。
  • 将Quartus II更改成 Intel® Quartus® Prime 。
2015.05.04 15.0.0
  • 添加了对设计模板功能的说明。
  • 更新了DSE II GUI的截图。
  • 添加了qsys_script IP核例化信息。
  • 说明了实例和实体名称的生成和处理的更改。
  • 添加了在命令行升级IP核的说明。
  • 更新了升级和移植IP核的处理过程。
  • 仅支持Cyclone IV和Stratix IV器件的门级时序仿真。
2014年12月15日 14.1.0
  • DSE II GUI和优化的内容更新。
  • 添加了关于新的Assignments > Settings > IP Settings以控制综合文件重新生成和对工程自动添加IP文件的信息。
2014年8月18日

14.0a10.0

  • 添加关于针对Arria 10器件指定IP核参数的信息。
  • 添加了关于针对Arria 10器件版本14.0a10的最新IP输出的信息。
  • 添加了关于IP核单独移植到最新器件的信息。
  • 添加关于编辑现有IP版本的消息。
2014年6月30日 14.0.0
  • 将MegaWizard Plug-In Manager信息替换为IP Catalog。
  • 添加了有关升级IP核的标准信息。
  • 添加了标准安装和许可信息。
  • 删除了过时的器件支持级别信息。现在IP Catalog和参数编辑器可支持IP核器件。
2013年11月 13.1.0
  • 转换为DITA格式
2013年5月 13.0.0
  • 彻底修善以提高可用性并更新信息。
2012年6月 12.0.0
  • 删除了反馈问卷链接。
  • 有关VERILOG_INCLUDE_FILE的信息更新。
2011年11月 10.1.1 文档模板更新。
2010年12月 10.1.0
  • 更换为新文档模板。
  • 删除了图4–1、图4–6、表4–2。
  • 将“Hiding Messages”移至Help。
  • 删除了关于set_user_option命令的参考内容。
  • 删除了Classic Timing Analyzer参考内容。
二级标题