Intel® Quartus® Prime Pro Edition用户指南: 入门

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ID 683463
日期 9/28/2020
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文档目录 x
1. Intel® Quartus® Prime Standard Edition简介 2. 管理 Intel® Quartus® Prime工程 3. 设计规划 4. Intel® FPGA IP核介绍 5. 移植到 Intel® Quartus® Prime Pro Edition A. Intel® Quartus® Prime Pro Edition用户指南 6. 文件存档
1. Intel® Quartus® Prime Standard Edition简介 x
1.1. 选择 Intel® Quartus® Prime软件版本 1.2. Intel® Quartus® Prime Pro Edition简介修订历史
2. 管理 Intel® Quartus® Prime工程 x
2.1. 查看基本工程信息 2.2. Intel® Quartus® Prime工程内容 2.3. 管理工程设置 2.4. 管理逻辑设计文件 2.5. 管理时序约束 2.6. 集成其他EDA工具 2.7. 导出编译结果 2.8. 跨操作系统移植工程 2.9. 工程存档 2.10. 命令行界面 2.11. 管理工程修订历史
2.1. 查看基本工程信息 x
2.1.1. 使用Compilation Dashboard 2.1.2. 查看工程报告 2.1.3. 查看工程消息 2.1.4. 自动发送问题报告
2.1.3. 查看工程消息 x
2.1.3.1. 抑制消息显示
2.2. Intel® Quartus® Prime工程内容 x
2.2.1. 工程文件最佳实践
2.3. 管理工程设置 x
2.3.1. 指定目标器件或电路板 2.3.2. 优化工程设置
2.3.2. 优化工程设置 x
2.3.2.1. 使用Design Space Explorer II优化设置 2.3.2.2. 使用Project Revisions优化设置 2.3.2.3. 反标优化的分配
2.4. 管理逻辑设计文件 x
2.4.1. 包含设计库 2.4.2. 创建一个工程副本
2.7. 导出编译结果 x
2.7.1. 导出版本兼容的编译数据库 2.7.2. 导入版本兼容的编译数据库 2.7.3. 创建设计分区 2.7.4. 导出设计分区 2.7.5. 重复使用设计分区 2.7.6. 查看Quartus数据库文件信息 2.7.7. 清除编译结果
2.7.6. 查看Quartus数据库文件信息 x
2.7.6.1. QDB文件属性类型
2.8. 跨操作系统移植工程 x
2.8.1. 移植设计文件和库 2.8.2. 设计库移植指导
2.8.1. 移植设计文件和库 x
2.8.1.1. 使用相对路径
2.9. 工程存档 x
2.9.1. 手动添加文件到存档 2.9.2. 存档用于服务请求的工程 2.9.3. 使用外部修订控制
2.9.3. 使用外部修订控制 x
2.9.3.1. 包含到外部修订控制中的文件
2.10. 命令行界面 x
2.10.1. 工程修订命令 2.10.2. 工程存档命令 2.10.3. 工程数据库命令
2.10.3. 工程数据库命令 x
2.10.3.1. quartus_cdb 可执行文件管理可兼容版本数据库
3. 设计规划 x
3.1. 设计规划 3.2. 创建设计规范和测试计划 3.3. 面向目标器件的规划 3.4. 规划Intellectual Property核 3.5. 规划标准接口 3.6. 规划器件编程 3.7. 规划器件功耗 3.8. 规划接口I/O管脚 3.9. 规划其他EDA工具 3.10. 规划片上调试工具 3.11. 规划HDL编码风格 3.12. 规划层次和基于团队的设计 3.13. 设计规划修订历史
3.3. 面向目标器件的规划 x
3.3.1. 器件移植规划
3.8. 规划接口I/O管脚 x
3.8.1. 同步切换噪声分析
3.9. 规划其他EDA工具 x
3.9.1. 第三方综合工具 3.9.2. 第三方仿真工具
3.11. 规划HDL编码风格 x
3.11.1. 设计建议 3.11.2. 建议的HDL编码样式 3.11.3. 管理亚稳定性
3.12. 规划层次和基于团队的设计 x
3.12.1. 无设计分区的平面编译
4. Intel® FPGA IP核介绍 x
4.1. IP Catalog和Parameter Editor 4.2. Intel® FPGA IP核安装和许可 4.3. IP常规设置 4.4. 向IP Catalog添加自己的IP 4.5. Intel® FPGA IP的最佳实践 4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition) 4.7. 修改IP实例 4.8. 升级IP核 4.9. 仿真 Intel® FPGA IP核 4.10. 使用其他EDA工具综合IP核 4.11. 以HDL例化IP核 4.12. 支持IEEE 1735加密标准 4.13. Intel FPGA IP核介绍修订历史
4.1. IP Catalog和Parameter Editor x
4.1.1. Parameter Editor
4.2. Intel® FPGA IP核安装和许可 x
4.2.1. Intel® FPGA IP Evaluation Mode
4.2.1. Intel® FPGA IP Evaluation Mode x
4.2.1.1. Intel FPGA IP版本管理 4.2.1.2. 查看IP许可状态
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition) x
4.6.1. IP核生成输出（ Intel® Quartus® Prime Pro Edition） 4.6.2. 编写IP核生成的脚本
4.8. 升级IP核 x
4.8.1. 在命令行上升级IP核 4.8.2. 将IP核移植到其他器件 4.8.3. IP故障排查或Platform Designer系统升级
4.9. 仿真 Intel® FPGA IP核 x
4.9.1. 生成IP仿真文件 4.9.2. 编制IP仿真脚本
4.9.2. 编制IP仿真脚本 x
4.9.2.1. 生成组合仿真器安装脚本（ Intel® Quartus® Prime Pro Edition）
4.11. 以HDL例化IP核 x
4.11.1. 顶层Verilog HDL模块实例 4.11.2. 顶层 VHDL模块实例
5. 移植到 Intel® Quartus® Prime Pro Edition x
5.1. 单独存放Pro Edition工程文件 5.2. 升级工程分配和约束 5.3. 升级IP核和Platform Designer系统 5.4. 升级不合规设计RTL 5.5. 向 Intel® Quartus® Prime Pro Edition移植修订历史
5.2. 升级工程分配和约束 x
5.2.1. 修改实体名称分配 5.2.2. 决定时序收敛实体名称 5.2.3. 验证生成的节点名称分配 5.2.4. 替换Logic Lock (Standard)区域 5.2.5. 修改Signal Tap Logic Analyzer文件 5.2.6. 删除对.qip文件的参考内容 5.2.7. 删除不支持的功能分配
5.2.4. 替换Logic Lock (Standard)区域 x
5.2.4.1. Logic Lock区域分配实例
5.4. 升级不合规设计RTL x
5.4.1. 验证Verilog编译单元 5.4.2. 更新实体“自动发现” 5.4.3. 确保每个库具有不同VHDL Namespace 5.4.4. 删除不支持的参数传递 5.4.5. 删除WYSIWYG例化中未指定大小的常数 5.4.6. 删除非标准编译指令 5.4.7. 先声明对象再初始赋值 5.4.8. 限制SystemVerilog文件的SystemVerilog功能 5.4.9. 避免Always块中的分配混合 5.4.10. 避免“未连接”，“不存在”的端口 5.4.11. 避免非法参数范围 5.4.12. 更新Verilog HDL和VHDL类型映射
5.4.1. 验证Verilog编译单元 x
5.4.1.1. Verilog HDL配置例化
1. Intel® Quartus® Prime Standard Edition简介
2. 管理 Intel® Quartus® Prime工程
3. 设计规划
4. Intel® FPGA IP核介绍
5. 移植到 Intel® Quartus® Prime Pro Edition
A. Intel® Quartus® Prime Pro Edition用户指南
6. 文件存档

1.2. Intel® Quartus® Prime Pro Edition简介修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2020.09.28 20.3
  • 更新了简介中GUI的屏幕截图。
2019.09.30 19.3
  • 添加了对 Intel® Agilex™ 器件的编译支持。
2018.09.24 18.1
  • 添加了 Intel® Quartus® Prime Pro Edition GUI的屏幕截图。
2018.05.07 18.0 首次单独发布入门用户指南章节。将用户指南中的移植到 Intel® Quartus® Prime Pro Edition 分离出来作为独立章节。
2017.11.06 17.1
  • 说明了对Platform Designer (Qsys)，Interface Planner (BluePrint)，Timing Analyzer (TimeQuest)，Eye Viewer (EyeQ)和Advanced Link Analyzer (Advanced Link Analyzer)的 Intel® Quartus® Prime工具名称更新。
  • 添加了Verilog HDL Macro实例。
  • 更新为最新 Intel® 命名标准。
2017.05.08 17.0
  • 删除了有关安全状态机限制的声明。Compiler 支持安全状态机。默认启用状态机推断。
  • 对“基于块的设计流程”添加了参考内容。
  • 删除了有关手动动态综合报告生成的处理过程。启用后，Compiler自动生成动态综合报告。
2016.10.31 16.1
  • 品牌更名为Intel。
  • 对“局部重新配置”添加了参考内容。
  • 添加了一个有关 Intel® Quartus® Prime Pro Edition不支持的 Intel® Quartus® Prime Standard Edition功能清单。
  • 添加有关“安全状态机”编码的主题。
  • 说明了不支持的 Intel® Quartus® Prime Standard Edition物理综合选项。
  • 删除了已淘汰的Per-Stage Compilation (Beta)编译流程。
  • 将标题“删除填充矢量”更改为“删除未调整大小的常量”。
2016.05.03 16.0
  • 删除了软件beta状态并修改了功能集。
  • 添加了“安全状态机”编码主题。
  • 添加了“生成动态综合报告”。
  • 更正了有关Verilog Compilation Unit的声明。
  • 更正了“修改实体名称约束”中的笔误。
  • 添加有关Fitter Plan，Place和Route阶段，报告和优化的说明。
  • 添加了Per-Stage Compilation (Beta)编译流程。
  • 添加了Platform Designer信息。
  • 添加了OpenCL和Signal Tap路由保留作为Pro Edition的独有功能。
  • 阐明有关同一区域内多个Logic Lock实例的限制。
2015.11.02 15.1
  • 文档首版
二级标题