Intel® Quartus® Prime Pro Edition用户指南: 入门

ID 683463
日期 9/28/2020
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3.8. 规划接口I/O管脚

很多设计环境下,FPGA设计人员希望尽早规划顶层FPGA I/O管脚,以便电路板设计人员着手开发PCB设计和布局。FPGA器件的I/O能力和电路板布局指导会影响管脚位置及其他约束类型。如果电路板设计团队指定了FPGA管脚说明,则要尽早在FPGA布局与布线(place-and-route)软件中验证管脚位置,以避免电路板设计更改。

在开发源代码前,可先使用 Intel® Quartus® Prime Pin Planner,根据标准I/O接口(例如存储器和总线接口)以及设计中其他I/O要求创建一个Intel FPGA的初步管脚说明(pin-out)。

图 37. Pin Planner

Intel® Quartus® Prime I/O Assignment Analysis会检查目标FPGA体系结构是否支持管脚位置和约束。然后可使用I/O Assignment Analysis验证整个设计过程中创建或修改的I/O相关约束。在 Intel® Quartus® Prime软件中编译设计时,Fitter中的I/O Assignment Analysis可自动运行以验证约束是否符合所有器件要求并生成错误消息。

设计过程的早期,在创建源代码之前,系统架构师应已获知标准接口(如存储器和总线接口),设计中的IP核,以及按系统要求定义的其他I/O相关约束的信息。可将该信息结合Pin Planner中的Early Pin Planning功能一起使用,以指定有关设计I/O接口的细节。随后可创建包含全部I/O信息的顶层设计文件。

Pin Planner接口和IP核参数编辑器,允许创建或导入使用I/O接口的定制IP核。可通过为所选端口指定匹配的节点名称来配置如何将功能和IP核彼此连接。还可根据本节中的说明,在Pin Planne中为这些接口或其他设计I/O管脚创建其他I/O相关的约束。Pin Planner为内部节点创建虚拟管脚约束,因而编译过程中内部节点不会被分配给器件管脚。

甚至可在您创建设计之前使用I/O分析结果更改管脚约束或IP参数,并重复检查处理过程直到I/O接口符合您的设计要求并通过 Intel® Quartus® Prime软件中的管脚检查。完成初始管脚规划后,可基于 Intel® Quartus® Prime生成的网表创建一个设计版本。然后可使用生成的网表开发设计的顶层设计文件,或者忽略生成的网表而在设计中使用已生成的 Intel® Quartus® Prime Settings File (.qsf) 。

在早期管脚规划中,生成顶层设计文件后,或已开发设计源代码之后,可使用Pin Planner分配管脚位置和约束。

使用Pin Planner,可识别I/O bank,基准电压(VREF)组和差分管脚对,以便完成I/O规划过程。如果已选择迁移器件,Pin Migration View会对比移植器件和当前所选器件并突出显示移植器件中功能发生改变的管脚。在Device Migration视图中选择管脚会交叉探查到Pin Planner其余部分,因此在规划管脚约束时可使用器件移植信息。还可配置所选管脚的板级走线模型用于经Enable Advanced I/O Timing选项生成的“board-aware”信号完整性报告中。该选项可确保得到准确的I/O时序分析。如果您通常在设计流程中使用电子表格,则可使用Microsoft Excel电子表格开始I/O规划过程,并可导出包含您I/O约束的Comma-Separated Value File (.csv) 用作全部管脚分配时的电子表格。

完成管脚规划后,可将管脚位置信息传递给PCB设计人员。Pin Planner与某些PCB设计EDA工具紧密集成,并可从这些工具读取管脚位置的变更以查看建议的更改。您的管脚约束必须符合 Intel® Quartus® Prime软件和您的原理图和电路板布局工具,以确保FPGA在板上正确工作,尤其当您必须更改管脚说明的情况下。系统架构师使用 Intel® Quartus® Prime软件将管脚信息传递给设计单个逻辑块的团队成员,使他们在编译设计时可更好实现时序收敛。

在完成设计的HDL之前,开始FPGA规划可提高您对早期电路板布局的信心,从而减少出错的机会,并缩短设计的总体上市时间。完成设计后,请使用Fitter报告进行管脚分配的最终签核。编译后, Intel® Quartus® Prime软件生成Pin-Out File (.pin),且您可使用该文件验证电路板上的每个管脚是否已正确连接。