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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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5.4.12. 更新Verilog HDL和VHDL类型映射
Intel® Quartus® Prime Pro Edition综合要求Verilog HDL文件中(.v)使用0表示"false",而1表示"true”。 其他Quartus软件产品将Verilog HDL中的“true”和“false”字符串映射为VHDL中的TRUE和FALSE Boolean值。 Intel® Quartus® Prime Pro Edition综合会因为在.v文件检测到“非Verilog HDL”结构而生成错误。为避免句法错误,请确保RTL符合这些标准。