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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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3.12.1. 无设计分区的平面编译
在无设计分区的平面编译流程中, Intel® Quartus® Prime软件将整个设计编译到一个“扁平”网表中。
即使源代码可能为分层结构,但Compiler会展平并综合所有设计逻辑。无论您何时重新编译工程时,Compiler都会重新执行整个设计中的全部可用逻辑和布局优化。
平面编译流程不需要规划设计分区。但因为每次您更改设计后, Intel® Quartus® Prime软件都会重新编译整个设计,对于大型设计,平面设计实践可能需要更长的总体编译时间。此外,您可能会发现在更改设计的某个部分后设计的另一部分的结果发生了改变。可运行Rapid Recompile在后续编译中保留先前的布局和布线分区。Rapid Recompile有助于在少量更改设计后减少平面或分区设计中的编译时间。