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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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3.11.1. 设计建议
使用同步设计实践以始终符合设计目标。异步设计技术的问题包括对器件中传播延迟的依赖,不完整的时序分析和潜在小问题。
同步设计中,一个时钟信号可以触发所有事件。只有当满足寄存器的所有时序要求时,同步设计才会全工艺、电压和温度(PVT)条件下以可预测和可靠的方式运行。可轻松选择同步设计的各种目标器件系列或速度等级。
时钟信号对设计的时序精度,性能和可靠性有较大影响。时钟信号问题可导致设计出现功能和时序问题。使用专用时钟管脚和时钟路线来获得最佳结果,并且如果目标器件中有PLL时,请使用PLL进行时钟反转,乘法和除法。对于时钟多路复用和门控,如果您的器件中有专用时钟控制块或PLL时钟切换功能,则请使用这些功能来取代使用组合逻辑。如果您必须使用内不生成的时钟信号,寄存用作时钟信号的所有组合逻辑输出,以减少小故障。
先考虑您所选器件的体系结构,以便可在设计中使用特定功能。例如,控制信号应该使用器件体系结构中的专用控制信号。有时可能需要限制设计中使用的各种控制信号数量才能获得最佳结果。