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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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3.12. 规划层次和基于团队的设计
Intel® Quartus® Prime Compiler支持分层设计方法,以减少设计编译时间并保留性能。平面编译流程中,设计层次结构平展化且无设计分区。在基于块的(层次)流程中,可通过创建设计分区来细分设计。
层次流程允许隔离,优化和保留指定设计块的编译结果,但需要更多设计规划以确保结果有效。